【文章內(nèi)容簡介】 PGA 的小車控制系統(tǒng)應(yīng)運(yùn)而生。本設(shè)計(jì)意在設(shè)計(jì)一種設(shè)計(jì)具有較強(qiáng)可移植性的小車控制器，經(jīng)改進(jìn)可應(yīng)用于替代一些單調(diào)枯燥簡單重復(fù)的崗位，如流水線、倉儲(chǔ)物流等。設(shè)計(jì)功能包括周 期運(yùn)行、自動(dòng)避障、遙控運(yùn)行，這些 功能具有很強(qiáng)的使用意義，正常狀態(tài)下小車能夠自主周期運(yùn)行完成設(shè)定的任務(wù)，遇到障礙物能夠自行躲避，在一些突發(fā)情況下能夠人工干預(yù)小車的運(yùn)行。 我校以大工程觀為培育理念進(jìn)行人才培養(yǎng)，旨在培育具有責(zé)任意識(shí)、實(shí)踐能力、綜合知識(shí)、系統(tǒng)觀念的工程應(yīng)用型人才。本次設(shè)計(jì)旨在用來檢查過去幾年對電子專業(yè)知識(shí)的學(xué)習(xí)情況，通過綜合知識(shí)運(yùn)用鍛煉解決問題的能力，通過軟硬件設(shè)計(jì)鍛煉實(shí)踐能力，通過對設(shè)計(jì)全局的把握培育系統(tǒng)觀念。 研究意義 本課題以 FPGA 芯片為控制器設(shè)計(jì)了智能小車控制系統(tǒng)，意義如下： a. 基于 FPGA 開發(fā)的控制器具有運(yùn)算速度快，體積小，修改方便，集成度高，可靠性高，易擴(kuò)展等優(yōu)點(diǎn)。 b. 用 FPGA 實(shí)現(xiàn)智能算法可以提高算法的運(yùn)算速度，滿足實(shí)時(shí)控制的要求。本文在基于 FPGA 實(shí)現(xiàn)復(fù)雜的智能算法方面作了一些探索性的工作，為以后進(jìn)一步嵌入其它復(fù)雜算法打下了基礎(chǔ)。 c. 搭建了智能小車控制系統(tǒng)的實(shí)驗(yàn)平臺(tái)，為將來進(jìn)一步研究和開發(fā)智能小車控制器做了基礎(chǔ)性工作。 d. 對大學(xué)期間所學(xué)的專業(yè)知識(shí)進(jìn)行系統(tǒng)梳理、綜合運(yùn)用。 本科生畢業(yè)設(shè)計(jì)（論文） 第 3 頁 共 31 頁 2 總體方案說明 設(shè)計(jì)目標(biāo) 本課題基于 EDA 技術(shù)，使用 Altera 公司的的 EDA 軟件開發(fā)工具 Quartus II 進(jìn)行設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真和器件編程及測試，以可編輯邏輯器件 FPGA 為核心部件，基于 FPGA 核心開發(fā)板進(jìn)行擴(kuò)展做出硬件，主要包括以下各項(xiàng)： a. 掌握利用 VHDL 設(shè)計(jì)智能小車控制器的原理、方法； b. 利用芯片內(nèi)部時(shí)鐘進(jìn)行分段定時(shí)周期直線運(yùn)動(dòng)； c. 小車外接光電傳感器檢測障礙物并做出相應(yīng)反應(yīng)； d. 人工干預(yù)遙控運(yùn)行； e. 在 FPGA 開發(fā)板上，針對 FPGA 芯片的特點(diǎn)進(jìn)行系統(tǒng)配置并驗(yàn)證功能的實(shí)現(xiàn)，并做出擴(kuò)展硬件； f. 按要求做好畢業(yè)設(shè)計(jì)環(huán)節(jié)的 所有工作，完成畢業(yè)設(shè)計(jì)論文。 方案比較選擇 小車控制器的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)周期運(yùn)動(dòng)、遙控運(yùn)行和對傳感器檢測到信號的快速反應(yīng)，并發(fā)處理，要求處理速度快，并且具有較強(qiáng)的擴(kuò)展性和可維護(hù)性。本設(shè)計(jì)使用微處理器編程結(jié)合外圍擴(kuò)展電路通過直流電機(jī)、傳感器等部件進(jìn)行運(yùn)動(dòng)、信號采集和快速反應(yīng)。該設(shè)計(jì)要求使用智能算法以提高算法的運(yùn)算速度，滿足實(shí)時(shí)控制的要求。目前較為常見的是基于單片機(jī)的小車運(yùn)行控制方案。 單片機(jī)是微電子技術(shù)與計(jì)算機(jī)技術(shù)的結(jié)晶，現(xiàn)已成為集成電路（ Integrated Circuit）大家族中的重要成員。單片機(jī) 是單片微型計(jì)算機(jī)（ Single Chip Microputer）的簡稱，是在一塊芯片上集成了 CPU、 RAM、 ROM（或 EPROM）、時(shí)鐘、定時(shí) /計(jì)數(shù)器和多種功能的串行和并行接口。單片機(jī)的特點(diǎn)是它們在一塊芯片上集成了一臺(tái)微機(jī)最基本的部分，只要輔以少量的外部電路或外部設(shè)備即可構(gòu)成一個(gè)微機(jī)系統(tǒng)。單片機(jī)具有體積小、功能強(qiáng)、價(jià)格低廉等優(yōu)點(diǎn)?？梢允褂?C 語言或者匯編語言進(jìn)行編程 [8]。 典型的單片機(jī)小車控制器包括路面檢測模塊、處理模塊、電機(jī)驅(qū)動(dòng)模塊等，外加遙控、顯示、測速等外圍電路之后也可以實(shí)現(xiàn)較多的功能。源代碼編 譯完成之后燒寫到單片機(jī)中永久保存，掉電后不丟失 [9]。 但是基于單片機(jī)的小車控制方案有一些局限性。由于接口數(shù)量的限制，單片機(jī)的擴(kuò)展能力有限，對于大量并行信號的處理有很大難度。單片機(jī)的控制程序是燒寫在硬件存儲(chǔ)裝置里的，而存儲(chǔ)器有擦寫次數(shù)限制，故其不能進(jìn)行頻繁的軟件升級測試。每塊芯片的接口不同在程序設(shè)計(jì)時(shí)都需要進(jìn)行單獨(dú)配置，程序在可移植方面有著很大的不便。匯編語言在針對不同的控制器時(shí)則幾乎完全不同，在移植上有很大難度 [9]。 基于以上特點(diǎn)擴(kuò)展能力極強(qiáng)的 FPGA 芯片和模塊化編程的 VHDL 語言成為了實(shí)現(xiàn)本次設(shè)計(jì)要求 的最佳方案。 方案概述 本設(shè)計(jì)是基于 FPGA 芯片， 采 用 VHDL 語言進(jìn)行的 EDA 設(shè)計(jì)， 是軟硬件協(xié)同設(shè)計(jì)，本科生畢業(yè)設(shè)計(jì)（論文） 第 4 頁 共 31 頁 分為軟件和硬件設(shè)計(jì)兩部分。首先進(jìn)行軟件的設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理，然后下載到 FPGA 芯片內(nèi)配合外圍電路進(jìn)行硬件測試。 其具體功能是實(shí)現(xiàn)自主的周期運(yùn)行，通過光電傳感器檢測障礙物進(jìn)行避障運(yùn)動(dòng)，除此之外又加入了遙控功能，其原理框圖如 圖 所示 。 光電傳感器模塊是芯片外接的三個(gè)光電傳感器，當(dāng)傳感器檢測到障礙時(shí)其輸出電平信號發(fā)生變化，輸入電平信號經(jīng)程序處理 后發(fā)送到 FPGA 芯片 ，向驅(qū)動(dòng)模塊發(fā)出相 應(yīng)的信號 ，使小車 做出適當(dāng)?shù)囊?guī)避動(dòng)作。 遙控模塊是 實(shí)現(xiàn)遙控運(yùn)行功能的 模塊， 包括硬件的信號接收裝置和軟件處理模塊。遙控器 以無線 信號 的形式從 發(fā)射端發(fā)出不同的指令信號，經(jīng)無線接收 電路 處理之后輸出并行信號， FPGA 芯片根據(jù)程序 設(shè)定 向驅(qū)動(dòng)模塊發(fā)出信號， 小車 做出相應(yīng)的動(dòng)作。 周期運(yùn)行控制程序存儲(chǔ)在 FPGA 芯片中 ，使用狀態(tài)機(jī)進(jìn)行狀態(tài)循環(huán)，并在不同狀態(tài)下向驅(qū)動(dòng)模塊發(fā)送不同的驅(qū)動(dòng)信號 ，使小車 實(shí)現(xiàn)周期運(yùn)行。 驅(qū)動(dòng)模塊是接收 FPGA 芯片輸出信號進(jìn)行電機(jī)驅(qū)動(dòng)的模塊，由驅(qū)動(dòng)程序和外圍的驅(qū)動(dòng)芯片兩部分構(gòu)成，在接收以上各模塊的輸出信號之后 ，進(jìn)行處理之后輸出控制信號驅(qū)動(dòng)直流電機(jī)的運(yùn)行。 以上各模塊綜合起來實(shí)現(xiàn)智能小車控制器的全部功能 ， 其流程圖如圖 所示。 程序按照 此 流程 設(shè)計(jì) 完成之后下載進(jìn) FPGA 芯片中，完成外設(shè)電路之后再軟硬件聯(lián)合測試，以實(shí)現(xiàn)設(shè)計(jì)要求。 圖 小車控制器原理框圖 F P G A 核心板遙控接收模塊驅(qū)動(dòng)模塊光電傳感器模塊周期運(yùn)行避障運(yùn)行遙控運(yùn)行本科生畢業(yè)設(shè)計(jì)（論文） 第 5 頁 共 31 頁 開始模式選擇周期運(yùn)行模式遙控模式 避障模式高速后退 2 S減速前進(jìn) 2 S停止 1 S減速后退 2 S高速前進(jìn) 2 S停止 1 S接收信號做出相應(yīng)動(dòng)作檢測到障礙做出規(guī)避動(dòng)作 直行結(jié)束繼續(xù)繼續(xù)繼續(xù)Y e sNoNoNoY e sY e sY e sNo圖 小車控 制器流程圖 本科生畢業(yè)設(shè)計(jì)（論文） 第 6 頁 共 31 頁 3 軟件設(shè)計(jì) 小車控制器的軟件 程序設(shè)計(jì)采用 VHDL 語言，利用 Altera 公司的 EDA 開發(fā)軟件Quartus II 進(jìn)行設(shè)計(jì)。軟件部分 由原理圖和模塊程序兩部分組成，包括模式選擇模塊、分頻器模塊、電機(jī)驅(qū)動(dòng)模塊、周期控制模塊、障礙檢測模塊遙控模塊。以及下文將 詳細(xì)介紹 介紹各個(gè)功能塊的功能及實(shí) 現(xiàn)方法，并給出仿真波形。 VHDL 語言介紹 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，即超高速集成電路硬件描述語言，被認(rèn)為是標(biāo)準(zhǔn)的硬件描述語言，有專家認(rèn)為，在新世紀(jì)中， VHDL 與 Verilog HDL 語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級 語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) [10， 11]。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 支持同 步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。 VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì) [10， 12]。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建 高層次的系統(tǒng)模型 [11]。 設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能 [13]。 基于以上種種優(yōu)點(diǎn)， VHDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 Quartus II 軟件介紹 Max+plus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對 Max+plus II 的更新支持。 Quartus II 是 Altera 公司繼 Max+plus II 之后開發(fā)的一種針對其公司生產(chǎn)的系列 CPLD/FPGA 器件的綜合性開發(fā)本科生畢業(yè)設(shè)計(jì)（論文） 第 7 頁 共 31 頁 軟件，它的版本不斷升級，目前已經(jīng)發(fā)布了 版本，該軟件有如下幾個(gè)顯著的特點(diǎn)： 該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫、模塊化工具等特點(diǎn)，支持原 理圖、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD、 FPGA 設(shè)計(jì)流程 [11， 13]。 Quartus II 可以在 Windows、 Linux 以及 Unix 上使用，除了可以使用 TCL 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000等乘積項(xiàng)器件。支持 MAX II CPLD系列、 Cyclone系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。支持 IP 核，包含了 LPM/Mega Function 宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái) [12， 13]。 使用 Quartus II 進(jìn)行開發(fā)流程如圖 所示。 圖 Quartus II 開發(fā)流程 本科生畢業(yè)設(shè)計(jì)（論文） 第 8 頁 共 31 頁 分頻器模塊 分頻器的功能 在接口電路中，時(shí)鐘信號的作用至關(guān)重要。一般的 FPGA 開發(fā)板或最小系統(tǒng)板附帶的晶振頻率過高，達(dá)到 20MHz 甚至 50MHz，但是這種時(shí)鐘脈沖不適合直接接入程序工作，所以需要引入時(shí)鐘分頻電路，即 分頻器，將晶振輸出的脈沖分頻。分頻之后的時(shí)鐘信號適合接入電路工作。分頻器模塊就是用軟件方法實(shí)現(xiàn)分頻器的功能。 時(shí)鐘信號一般有兩種功能，計(jì)數(shù)和選通。對于周期運(yùn)行控制模塊來說，每個(gè)狀態(tài)都需要進(jìn)行計(jì)時(shí)，所以需要接入較低頻率的時(shí)鐘脈沖，便于對計(jì)時(shí)器賦值。驅(qū)動(dòng)模塊需要進(jìn)行調(diào)速，而小直流電機(jī) 需要 通過調(diào)節(jié)驅(qū)動(dòng)脈沖的占空比進(jìn)行調(diào)速，在調(diào)節(jié)占空比時(shí)就需要進(jìn)行計(jì)數(shù)運(yùn)算，也就需要一個(gè)合適的時(shí)鐘信號 [12， 14]。 障礙檢測模塊和遙控模塊輸入的是并行電平信號，在電平突然改變時(shí)，由于電平躍變或信號傳輸?shù)难舆t產(chǎn)生競爭冒險(xiǎn)現(xiàn)象，在輸出端 產(chǎn)生尖脈沖的毛刺，從而產(chǎn)生誤操作。為了解決這一問題，需要接入一個(gè)選通控制信號 。 競爭冒險(xiǎn)一般發(fā)生在輸入信號變化瞬間，若選通信號在這期間將輸出關(guān)閉，等到輸入信號穩(wěn)定后再將輸出開啟，就可以消除競爭險(xiǎn)象。選通信號也是由分頻器輸出的時(shí)鐘信號。 分頻器的設(shè)計(jì) 分頻器是將較高的頻率進(jìn)行分頻，從而得到較低的頻率。需要用到計(jì)數(shù)器，高頻率輸入之后，觸發(fā)計(jì)數(shù)器進(jìn)行計(jì)數(shù)運(yùn)算同時(shí)輸出電平保持不變，當(dāng)計(jì)數(shù)器到達(dá)一個(gè)限值時(shí)輸出電平翻轉(zhuǎn)。分頻系數(shù)是輸入頻率和輸出頻率之比，計(jì)數(shù)上限就等于分頻系數(shù) 除以 2再 減 去 1。 本設(shè)計(jì)輸入晶振頻 率是 50MHz，為了方