【文章內(nèi)容簡介】 ：盡管 SDRAM PC133 內(nèi)存的帶寬可提高帶寬到 1064MB/S，加上 Intel 已經(jīng)開始著手最新的 Pentium 4計(jì)劃，所以 SDRAM PC133內(nèi)存不能滿足日后 的發(fā)展需求，此時(shí)， Intel 為了達(dá)到獨(dú)占市場(chǎng)的目的，與 Rambus聯(lián)合在 PC 市場(chǎng)推廣 Rambus DRAM 內(nèi)存（稱為 RDRAM 內(nèi)存）。與 SDRAM 不同的是，其采用了新一代高速簡單內(nèi)存架構(gòu)，基于一種類 RISC(Reduced Instruction Set Computing，精簡指令集計(jì)算機(jī) )理論，這個(gè)理論可以減少數(shù)據(jù)的復(fù)吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 7 雜性，使得整個(gè)系統(tǒng)性能得到提高。 SDR 不等于 SDRAM。 Pin:模組或芯片與外部電路電路連接用的金屬引腳，而模組的 pin 就是常說的 “金手指 ”。 SIMM： Sigle Inline Memory Module,單列內(nèi)存模組。內(nèi)存模組就是我們常說的內(nèi)存條，所謂單列是指模組電路板與主板插槽的接口只有一列引腳（雖然兩側(cè)都有金手指）。 DIMM： Double Inline Memory Module，雙列內(nèi)存模組。是我們常見的模組類型，所謂雙列是指模組電路板與主板插槽的接口有兩列引腳，模組電路板兩側(cè)的金手指對(duì)應(yīng)一列引腳。 RDIMM：registered DIMM，帶寄存器的雙線內(nèi)存模塊 SODIMM:筆記本常用的內(nèi)存模組。 工作電壓： SDR： DDR： DDR2： DDR3： SDRAM 的特點(diǎn)是大容量和高速度。其單片容量可達(dá) 256Mb 或更高，工作速度可達(dá) 100200MHz 以上，是其控制方式比 EDO/FPDRAM 復(fù)雜得多。目前，許多嵌入式設(shè)備的大容量存儲(chǔ)器都采用 SDRAM 來實(shí)現(xiàn)。在設(shè)計(jì)中采用 SDRAM存儲(chǔ)器時(shí)，大多都是用專用芯片完成其控制電路。但是，當(dāng)我們對(duì) SDRAM 存儲(chǔ)器進(jìn)行特殊應(yīng)用時(shí)，就需要自己設(shè)計(jì)控制電路了。 SDRAM 具有多種工作模式，內(nèi)部操作是一個(gè)復(fù)雜的狀態(tài)機(jī)。 SDRAM 器件的管腳分為以下幾類： （ 1） 控制信 號(hào)包括片選，時(shí)鐘，時(shí)鐘使能，行列地址選擇，讀寫選擇，數(shù)據(jù)有效。 （ 2） 地址時(shí)分復(fù)用管腳，控制輸入的地址為行地址或列地址。 （ 3）數(shù)據(jù)雙向管腳。 SDRAM 的所有操作都同步于時(shí)鐘。根據(jù)時(shí)鐘上升沿時(shí)控制管腳和地址輸入的狀態(tài)，可以產(chǎn)生多種輸入令： ① 模式寄存器設(shè)置命令； ② 激活命令； ③ 預(yù)充命令； ④ 讀命令； ⑤ 寫命令； ⑥ 帶預(yù)充的讀命令； ⑦ 帶預(yù)充的寫命令； ⑧ 自動(dòng)刷新命令；另外還有空操作命令。 根據(jù)輸入命令， SDRAM 狀態(tài)在內(nèi)部狀態(tài)間轉(zhuǎn)移。 SDRAM 控制器一般有兩種實(shí)現(xiàn)方法 :一種是采用專用控制芯片 。另一種是用FPGA 進(jìn)行控制。由于目前 FPGA 技術(shù)比較成熟、編程方便、控制靈活 ,而且可吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 8 以通過軟件實(shí)現(xiàn)各種接口功能 ,在高速視頻信號(hào)數(shù)據(jù)傳輸系統(tǒng)中采用 FPGA 進(jìn)行控制比較合適。 采用 FPGA 進(jìn)行控制比較合適。 SDRAM 地址結(jié)構(gòu) SDRAM 的存儲(chǔ)地址分為頁（ bank）地址，行（ row）地址和列（ column）地址。例如一個(gè) 8MByte 的 SDRAM，被分為 4 個(gè) bank，即 1 個(gè) bank 為 2MByte，每個(gè) bank 包括 12 行 8 列 [6]。 SDRAM 的指令 SDRAM 的 一系列指令 如表 1 所示，每個(gè)指令 最終都是通過控制 RAS、 CAS、WE 信號(hào)來實(shí)現(xiàn) 。通常 對(duì) SDRAM 的操作 過程 如下： 表 1 SDRAM 命令 Table 1 SDRAM order 命令 縮寫 RAS CAS WE 空操作 NOP H H H 頁操作 ACT L H H 讀操作 RD H L H 寫操作 WR H L L 突發(fā)操作終止 BT H H L 預(yù)充電 PCH L H L 配置模式寄存 LMR L L L SDRAM 初始化操作 上電后至少等待 100ns， 然后至少執(zhí)行 1 條空操作；對(duì)所有頁執(zhí)行預(yù)充電操作；向各頁發(fā)出兩條刷新操作 指令 ；最后執(zhí)行 SDRAM 工作模式的設(shè)定 LMR 命令用來配置 SDRAM 工作模式寄存器， SDRAM 工作寄存器 如表 2 所示。其中A11～ A10 是用戶保留位； A9 用來配置寫突發(fā)模式； A8～ A7 是操作模式，通常為 “00”,代表標(biāo)準(zhǔn)操作模式； A6～ A4 設(shè)置 CAS 延遲時(shí)間； A3 決定突發(fā)操作模式是順序還是間隔型；最后的三位 A2~A0 用來配置突發(fā)長度。 表 2 SDRAM 工作寄存器 Table 2 SDRAM working register 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 9 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Reserve Write burst mode Operating mode Latency mode Burst type Burst length SDRAM 讀、寫操作 根據(jù)實(shí)際應(yīng)用的需要，發(fā)出讀、寫指令。 SDRAM 可實(shí)現(xiàn)突發(fā)式讀寫，支持的突發(fā)長度可配置為 1 個(gè)、 2 個(gè)、 4 個(gè)、 8 個(gè)數(shù)據(jù)周期或者頁模式 [7]。 并且突發(fā)的模式可以配置為順序或者間隔型。 對(duì) SDRAM 進(jìn)行訪問的最主要操作就是讀 RD 和寫WR 操作。 SDRAM 在進(jìn)行讀寫操作時(shí) ，必須要先進(jìn)行頁激活 ACT 操作，以保證存儲(chǔ)單元是打開的，以便從中讀取地址或者寫入地址，關(guān)閉存儲(chǔ)單元通過預(yù)充電 PHC命令實(shí)現(xiàn)。在進(jìn)行寫操作時(shí)，內(nèi)部的列地址和數(shù)據(jù)就會(huì)被寄存；進(jìn)行讀操作時(shí)，內(nèi)部地址被寄存，等待 CAS 延遲時(shí)間（通常為 1～ 3 個(gè)時(shí)鐘周期）后，讀出的數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上。 SDRAM 操作終止 當(dāng) SDRAM 接收到讀、寫指令 后，開始進(jìn)行順次的讀寫操作，直到達(dá)到突發(fā)長度或者突發(fā)終止 指令 BT 出現(xiàn)。 SDRAM 基本操 作 原理 ： SDRAM 的控制 是 根據(jù)時(shí)鐘 上 升沿時(shí) 刻 控制 信號(hào)的 不 同組 合 實(shí) 現(xiàn) 的 。 控 制 SD RA M 的基 本 操 作包括 : 初 始 化 、刷 新 、塊 激 活 、讀寫 訪 問 、預(yù) 充 電 等 。以 現(xiàn)代司的 H Y57V281620 H CS T2H ( 2MB 16 bit 4 ba nks)為 例 , 簡 要 介 紹 一 下 SD RA M 的 操 作 [1， 2] 。 SDRAM 的 初 始化 (見圖 1) ,模式設(shè)置 (見圖 2) 操 作 過程如下 。 （ 1） 在 電 源 管 腳 上 電 (電 壓 不 得 超 過 標(biāo) 稱 值 的 ) 并且 CLK時(shí) 鐘 穩(wěn)定后經(jīng)過 200 μs 延遲 ,執(zhí)行一次 Command Inhibit 或 N O P 命令 (該 命 令在延遲 周期 的 后期發(fā) 出 ) 且 CKE 信 號(hào)為高 。 （ 2） 對(duì)所有的 塊 進(jìn) 行預(yù) 充 電 ( Precharge All) ,所有的 塊 都進(jìn)入空閑 ( Idle) 狀態(tài) 。 （ 3） 預(yù) 充 電 后 執(zhí) 行 兩 個(gè) 自動(dòng)刷新 ( Auto Refresh) 命 令 ,然 后 發(fā) 出模 式 設(shè) 置 命令 來 設(shè)置 模 式 寄存器 (Loa d M R) 。 由 于 上 電 后 模 式 寄 存器 的 狀態(tài)是不 確 定的 ,所 以在 進(jìn) 行 SD RA M 操 作之 前 一定 要 先設(shè) 置 模式寄存器 。 SDRAM 的模式 寄 存器用于 指 定 SD RA M 的工 作 模 式 , 包 括 : 突 發(fā) 長 度 (Burst Length) 、突 發(fā)類 型 (BT ) 、 CAS 延時(shí) ( CAS Latency )、操 作 模 式 ( Op Mo de) 和 寫 突發(fā) 模 式 ( WB) 。 模式 設(shè) 置命 令 使 用 地 址線 A0～ A9 作為模式 數(shù) 據(jù)輸入線 。 其 中 A2～ A0作為 Burst長度 , A3為 Burst類型 , A6～ A4為 CA S延遲 , A8～ A7為操 作模 式 , A9為 寫 Burst 模式 。 模 式寄存器 的 設(shè)置值 必 須與器件 的 延遲參數(shù)以及讀 寫 操作的控 制時(shí)序 一 致 ,否則 將 導(dǎo)致 錯(cuò) 誤或 不可靠 的 讀寫 。 模 式 寄存器 的 設(shè)置值可 通 過外部處理 器 通 過 地址線 配置 ,也 可 以 FPGA部寄 存 器自 己設(shè)吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 10 置 ,我們 這 里是通 過 內(nèi)部設(shè)定 值 來工作的 。 為 減少 I/ O 引腳數(shù)量 , SD RA M 復(fù)用地址線 A0 A11 ,這就使得 SD RA M 的容量很大 ,而 占用相 對(duì) 較少 的 管 腳 。 對(duì) SD RA M 的訪 問 要 以 激 活 命令 開 始 ,隨后發(fā) 出 讀或 寫 命 令 。 其 中與 激 活命 令 同時(shí) 出 現(xiàn)的 地 址位用來 選 擇要訪 問的塊和行 ,B A1/ BA0 用來選 擇 塊 , A0—A11用來 選 擇所 要 訪 問 的 行 。 與 后 面讀 寫 命令一 起 出現(xiàn)的 地 址位用 來選 擇 一 個(gè) Burst 所要 訪 問的起 始列 。 在讀 命 令發(fā)出后 到 第一個(gè)有效 數(shù)據(jù) 出 現(xiàn) 之 間 有 一 個(gè)間隔 ,即為 CAS反應(yīng)時(shí) 間 ,CAS可 以 設(shè)置 為 2 , 3個(gè) 時(shí) 鐘 。 對(duì) SDRA M的讀 寫 操 作 一 般以 Burst 模 式 進(jìn)行 ,Burst長度 可 以設(shè)置 成 1 ,2 ,4 ,8 以 及全 頁 ,常 用的 長 度 是 8個(gè) 。 我 們的 系 統(tǒng) CAS設(shè) 置 值為 2CL K ,Burst長度 為 全頁 。 為 保持 SDRAM上 的 數(shù)據(jù) 不 丟 失 ,必 須 定時(shí) 刷新 ,刷新計(jì)數(shù) 器決定了 刷 新的時(shí)間 間 隔 ,刷 新計(jì)數(shù)器 要保 證 每個(gè)單元 都 能按一 定 周 期刷新 。 SDRAM提 供兩 種 類型 的 刷 新模 式 : 自 動(dòng) 刷新 和 自刷 新 。 自 動(dòng) 刷新 在 正 常的操 作 中進(jìn)行 ,但不持久 ,因 此 需要定時(shí)進(jìn)行 刷 新 ,這 樣 就會(huì) 占 用系 統(tǒng) 資 源 ,降 低系統(tǒng) 性 能 。而自 刷 新模式 無 需 系統(tǒng) 時(shí) 鐘就 能 保持 數(shù) 據(jù)不 丟 失 。兩種 模 式相比 ,自 刷 新 因無 需 外部 時(shí) 鐘啟 動(dòng) 而功 耗小 ,而自動(dòng) 刷 新實(shí)現(xiàn) 較 為簡 單 。 需 要 說明的 是系 統(tǒng) 在讀 寫 過程中 并 不 需要 刷 新 ,它本 身 就是 電 容充 電 過程 ,數(shù) 據(jù) 并 不 會(huì) 在 這 時(shí) 丟 失 。 預(yù) 充 命 令 用 來 對(duì) bank 預(yù) 充 電或 關(guān) 閉 已 激 活 的 bank 。 當(dāng) CS , RAS ,WE 為 低 電 平 而 CA S為 高 電 平 時(shí) 就 是 預(yù) 充 命 令 。 SDRA M既 可以分別 預(yù)充某 一 特定 的 bank ,也可 以 同時(shí) 作 用于所有 bank [8]。 SDRAM工作原理 表 3 模式設(shè)置值 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 11 Table 3 pattern establishment value A2 A1 A0 突發(fā)長度 A3=0 A3=1 0 0 0 1 1 0 0 1 2 2 0 1 0 4 4 0 1 1 8 8 1 1 1 全頁 保留 A9 突發(fā)寫模式 0 突發(fā)模式 1 單個(gè)訪問模 式 SDRAM ( SynchorousDRAM) 是一種在外部同步時(shí) 鐘控制下完成數(shù)據(jù)讀入和寫出的 DRAM。它 像 一般的 DRAM一樣需要周期性的刷新操作 , 訪問前必須依序給出行地址和列地址。然而 SDRAM的輸入信號(hào)都用系統(tǒng)時(shí)鐘的上升沿鎖存 , 使器件可以與系統(tǒng)時(shí)鐘完全同步操作。它內(nèi)嵌了一個(gè)同步控制邏輯電路以支持突發(fā)方式進(jìn)行的連續(xù)讀寫 , 能夠達(dá)到比傳統(tǒng) DRAM快數(shù)倍的存取速度。而且只要給出首地址就可以對(duì)一個(gè)存儲(chǔ)塊訪問 , 不需要系統(tǒng)產(chǎn)生和維持個(gè)別地址。另外 , 它具有的可編程同步時(shí)序模式和突發(fā)長度使具體使用十分靈活。以 HITACH I公司的 HM5264165為例 , SDRAM的工作過程 中需要考慮的事項(xiàng)為 : 上電時(shí)序、模式寄存器的配置、 CKE的控制、刷新操作、讀操作 READ和 READA、寫操作 WR ITE和 WR ITEA、 DESL 和 NOP、讀寫的中斷等。另外與 SDRAM操作相關(guān)的一些重要時(shí)間參數(shù)是隨著工作頻率的不同而有不同要求的 , 如以 HM5264165 10 等級(jí)的芯片為例 :在頻率為 66MHz時(shí) , 同一 BANK的激活到列選通時(shí)間 Ircd和兩次激活之間的時(shí)間間隔 Irc分別為 2個(gè)和 6個(gè)時(shí)鐘周期 , 而在頻率為 100MHz則應(yīng)分別至少為 3個(gè)和 9個(gè)時(shí)鐘周期 [9]。 對(duì) SDRAM的控制可以由 CPU通過軟件編程來實(shí)現(xiàn) , 也可以用可編程邏輯器件來實(shí)現(xiàn) , 有些功能較強(qiáng)的芯片內(nèi)部自帶了 SDRAM控制器。作者利用可編程邏輯器件來實(shí)現(xiàn) SDRAM控制器。 SDRAM控制器的作用是屏蔽掉 SDRAM嚴(yán)格的狀態(tài)機(jī)管理和刷新操作 , 以提供一個(gè)快速、簡單且使用靈活的連續(xù)存儲(chǔ)區(qū)接口。因A0 A1 A2 突發(fā)長度 A3 突發(fā)類型 A4 A5 A6 CAS 延遲 A7 A8 操作模式 A9 寫突發(fā)模 式 A10 A11 BA 預(yù)留 A8 A7 操作模式 0 0 標(biāo)準(zhǔn)操作 — — 其他保留狀態(tài) A3 突發(fā)類型 0 連續(xù)模式 1 插入模式 A6 A5 A4 CAS 延遲 0 0 1 1 0 1 0 2 0 1 1 3 其他 保留 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 12 此 , 它必須能完成 SDRAM的初始化、自動(dòng)定時(shí)刷新、存儲(chǔ)單元地址管理等。根據(jù)不同的應(yīng)用場(chǎng)合 , 對(duì)其性能有不同的要求 , 一般都需要支持固定或隨機(jī)長度的整片突發(fā)讀寫操作 (這也是 SDRAM的優(yōu)勢(shì)所在 )[10] 。評(píng)價(jià) SDRAM控制器的主要指標(biāo)是工作 時(shí)鐘上限頻率和讀寫響應(yīng)時(shí)間?，F(xiàn)在常用的 Spartan II和 Virtex系列FPGA設(shè)計(jì)實(shí)現(xiàn)的 SDRAM控制器一般都能達(dá)到 100MHz以上的工作頻率 , 能夠充分利用 SDRAM芯片的帶寬。而讀寫響應(yīng)時(shí)間主要受地址、數(shù)據(jù)鎖存和激活SDRAM的 BANK所需等待時(shí)間決定 , 優(yōu)化的設(shè)計(jì)可以使讀寫響應(yīng)時(shí)間控制在幾個(gè)時(shí)鐘周期內(nèi)。 SDRAM 控制器方案 SDRAM 控制器 針對(duì) SDRAM 的指令操作特點(diǎn) ， 為 SDRAM 提供同步命令接口和 時(shí)序邏輯控制 ， 下面將以 ALTERA 公司的 Cyclone 系列 FPGA 為例， 主機(jī)系統(tǒng)時(shí)鐘為 100MHz， 使用 三星公司的 K4S641632E， 8MByte SDRAM， 介紹SDRAM 控制器 的具體設(shè)計(jì)方法 [11]。 圖 2 為 SDRAM 控制器的接口 原理圖 。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計(jì) 13 圖 2 SDRAM 控制器 接口 原理圖 SDRAM controller connection schematic diagram 接口信號(hào)介紹 （ 1） 與主機(jī) 接口信號(hào)： CLK：系統(tǒng)時(shí)鐘 信號(hào) ； RESET:系統(tǒng)復(fù)位信號(hào)； CMD[2:0]：譯碼 指令 ，如 表 3 所示 ； CMDACK：指令應(yīng)答 信號(hào) ，通知主機(jī)命令已被 SDRAM 執(zhí)行 ； ADDR：地址 線 ，根據(jù)具體情況確定位數(shù)，本例中為 A22， A2 A20 代表 頁地址 BA1,BA0； A19～ A8 代表行地址； A7～ A0 代表列地址 ；DATAIN/DATAOU： 輸入、輸出 數(shù)據(jù)總線； DM：數(shù)據(jù)掩碼； SDRAM控制器 SDRAM CLK SADDR BA CS CKE RAS CAS W