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正文內(nèi)容

基于fpga的vga顯示控制器設(shè)計(jì)與圖像顯示(編輯修改稿)

2024-12-16 03:47 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 盡管下面的描述僅限于 CRT, LCD已經(jīng)發(fā)展到可以同 CRT使用同樣的時(shí)序信號(hào)了。因此,下面的討論均適合 CRT和 LCD。 在 CRT顯示器中,電流的波形通過(guò)蹄形磁鐵產(chǎn)生磁場(chǎng),使得電子束偏轉(zhuǎn),光柵在顯示屏上橫向顯示,水平方向從左至右,垂直方向從上至下。當(dāng)電子束向正方向移動(dòng)時(shí),信息才顯示,即從左至右、從上至下。如果電子束從后返回左或頂邊,顯示屏并不顯示任何信息。在消隱周期 —— 電子束重新分配和穩(wěn)定于新的水平或垂直位時(shí),丟失了許多信息。 顯示協(xié)議定義了電子束的大小以及通過(guò)顯示屏的頻率,該頻率是可 調(diào)的。 現(xiàn)在的 VGA顯示屏支持多種顯示協(xié)議, VGA控制器通過(guò)協(xié)議產(chǎn)生時(shí)序信號(hào)來(lái)控制光柵。控制器產(chǎn)生同步脈沖 TTL電平來(lái)設(shè)置電流通過(guò)偏轉(zhuǎn)磁鐵的頻率,以確保像素或視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間送給電子槍。 視頻數(shù)據(jù)一般來(lái)自重復(fù)顯示存儲(chǔ)器中一個(gè)或多個(gè)字節(jié) —— 它們被分配到每個(gè)像素單元。入門(mén)實(shí)驗(yàn)板使用每個(gè)像素中的 3位,產(chǎn)生圖 8中可能的一種顏色??刂破髦付ㄒ曨l數(shù)據(jù)緩沖器以備電子束通過(guò)顯示屏。然后,控制器接收并利用視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間顯示,電子束移動(dòng)到指定的像素點(diǎn)。 根據(jù)圖 , VGA控制器產(chǎn)生水平同步時(shí)序信號(hào)( HS)和垂直 同步時(shí)序信號(hào)(VS),調(diào)節(jié)在每個(gè)像素時(shí)鐘視頻數(shù)據(jù)的傳送。像素時(shí)鐘定義了顯示像素信息的有效時(shí)間段。 VS信號(hào)定義顯示的更新頻率,或刷新屏幕信息的頻率。最小的刷新頻率是取決于顯示器的亮度和電子束的強(qiáng)度,實(shí)際頻率一般在 60~ 120Hz之間。給定的刷新頻率的水平線的數(shù)量定義了水平折回頻率 [23]。 下 表的時(shí)序信號(hào)是 640 480,像素時(shí)鐘 25Mhz,刷新頻率 60Hz177。 1。圖 7說(shuō)明了每個(gè)時(shí)序的聯(lián)系。同步脈沖的時(shí)序?qū)挾龋?TPW)和前后門(mén)拱的間隔 TFP和 TBP)基于觀察多種VGA的顯示屏的結(jié)果。前后門(mén)拱的間隔是前后同步脈沖 時(shí)間。在這些時(shí)段信息不能顯示。 圖 VGA 控制器時(shí)序信號(hào) 圖 各時(shí)序之間的聯(lián)系 設(shè)計(jì)方案 設(shè)計(jì)方案如下: 將圖像控制模塊分為這樣幾部分:二分頻電路( )、 VGA時(shí)序控制模塊( )、存儲(chǔ)器讀出模塊( )。其中二分頻把 50mhz時(shí)鐘頻率分成25mhz并提供給其它模塊作為時(shí)鐘; VGA時(shí)序控制模塊用于產(chǎn)生 640 480顯示范圍,并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào) hs和垂直同步時(shí)序信號(hào) vs的值;存儲(chǔ)器讀出模塊提供給 SRAM地址并按地址讀出八位數(shù)據(jù)(灰度值 Y),然后得到 R、 G、B的值(若 Y中間值,則 R=G=B=1;否則 R=G=B=0),并把 R、 G、 B的值通過(guò) VGA接口傳到 CRT顯示器 ,如圖 。 圖 模塊設(shè)計(jì)總體結(jié)構(gòu) 3 VGA 顯示調(diào)試與顯示 軟件程序設(shè)計(jì) 本設(shè)計(jì)需要三個(gè)模塊,一個(gè)是二分頻電路、 VGA 時(shí)序控制模塊 、 存儲(chǔ)器讀出模塊 。 1. 二分頻電路 二分頻把 50MHz 時(shí)鐘頻率分成 25MHz 并提供給其它模塊作為時(shí)鐘。顯示器的像素分辨率是 640 480,像素時(shí)鐘 25Mhz,刷新頻率 60Hz177。 1。開(kāi)發(fā)板提 供的系統(tǒng)時(shí)鐘50MHz,所以要對(duì)板載時(shí)鐘進(jìn)行分頻后才能使用。 分頻電路的設(shè)計(jì)部分程序如下 : module clkdiv( input wire mclk, input wire clr, output wire clk25 )。 reg[24:0] q。 //25bit counter always @ (posedge mclk or posedge clr) begin if(clr==1) q=0。 else q=q+1。 end assign clk25=q[0]。 //25mhz endmodule VGA 時(shí)序控制模塊用于產(chǎn)生 640*480 顯示范圍,并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時(shí)序信號(hào) hs 和垂直同步時(shí)序信號(hào) vs 的值。 一般來(lái)說(shuō),時(shí)鐘計(jì)數(shù)器通過(guò)像素時(shí)鐘來(lái)控制水平時(shí)序信號(hào)。譯碼計(jì)數(shù)器的值產(chǎn)生HS 信號(hào)。在指定的行,計(jì)數(shù)器產(chǎn)生當(dāng)前像素顯示的位置。 一個(gè)獨(dú)立的計(jì)數(shù)器產(chǎn)生垂直時(shí)序信號(hào)。垂直同步計(jì)數(shù)器在每個(gè) HS 脈沖信號(hào)來(lái)臨時(shí)自動(dòng)加 1,譯碼值產(chǎn)生 VS 信號(hào)。計(jì)數(shù)器產(chǎn)生當(dāng)前顯示行。這兩個(gè)計(jì)數(shù)器從地址到顯示緩沖器連續(xù)計(jì)數(shù)。開(kāi)發(fā)板的 DDR SDRAM 提供了一個(gè)足夠的顯示緩 沖區(qū)。 在 HS 脈沖的開(kāi)始和 VS 脈沖的開(kāi)始沒(méi)有具體規(guī)定相對(duì)的時(shí)序關(guān)系。因此,計(jì)數(shù)器被分配到簡(jiǎn)單格式的視頻 RAM 地址,或分配到同步脈沖產(chǎn)生器的最小譯碼邏輯。 設(shè)計(jì)對(duì)時(shí)序控制部分的部分代碼如下 : module vga640480( input wire clk, input wire clr, output reg hsync, output reg vsync, output reg [9:0]hc, output reg [9:0]vc, output reg vidon )。 parameter hpixels=1039。b1100100000。 //行像素點(diǎn) =800 parameter vlines=1039。b1000001001。 //行數(shù) =521 parameter hbp=1039。b0010010000。 //行顯示后沿 =144( 128+16) parameter hfp=1039。b1100010000。 //行顯示前沿 =784(128+16+640) parameter vbp=1039。b0000011111。 //場(chǎng)顯示后沿 =31( 2+29) parameter vfp=1039。b0111111111。 //場(chǎng)顯示前沿 =511(2+29+480) reg vsenable。 //Enbale for the Vertical counter //行同步信號(hào)計(jì)數(shù)器 always@(posedge clk or posedge clr) begin if(clr==1) hc=0。 else begin if(hc==hpixels1) begin //The counter has reached the end of pixel count hc=0。 //計(jì)數(shù)器復(fù)位 vsenable=1。 //Enable the vertical counter to increment end else begin hc=hc+1。 //Increment the horizontal counter vsenable=0。 //Leave the vsenable off end end end //產(chǎn)生 hsync 脈沖 //當(dāng) hc 為 0~127 時(shí),行同步脈沖為低電平 always@(*) begin if (hc128) hsync=0。 else hsync=1。 end //場(chǎng)同步信號(hào)計(jì)數(shù)器 always@(posedge clk or posedge clr) begin if(clr==1) vc=0。 else if(vsenable==1) begin if(vc==vlines1) //Reset when the number of lines is reached vc=0。 else vc=vc+1。 //場(chǎng)計(jì)數(shù)器加 1 end end //產(chǎn)生 vsync 脈沖 //當(dāng) hc 為 0 或 1 時(shí),場(chǎng)同步脈沖為低電平 always@(*) begin if(vc2) vsync=0。 else vsync=1。 end //Enable video out when within the porches always@(*) begin if((hchfp)amp。amp。(hchbp)amp。amp。(vcvfp)amp。amp。(vcvbp)) vidon=1。 else vidon=0。 end endmodule module vga_stripes( input wire vidon, input wire[9:0]hc,vc, output reg red,green, output reg blue )。 //輸出 16 行寬的紅綠條紋 always@(*) begin red=0。 green=0。 blue=0。 if(vidon==1) begin red={vc[4]}。 green=~{vc[4]}。 end end endmodule 彩條顯示的頂層文件設(shè)計(jì) module vga_initials_top( input wire mclk, input wire[3:0]btn, input wire[7:0]sw, output wire hsync, output wire vsync, output wire [2:0]red, output wire [2:0]green, output wire [1:0]blue )。 wire clr,clk25,vidon。 wire[9:0]hc,vc。 wire[0:31]M。 wire[3:0]rom_addr4。 assign clr=btn[3]。 clkdiv U1(.mclk(mclk), .clr(clr), .clk25(clk25) )。 vga640480 U2(.clk(clk25), .clr(clr), .hsync(hsync), .vsync(vsync), .hc(hc), .vc(vc), .vidon(vidon) )。 vga_initials U3(.vidon(vidon), .hc(hc), .vc(vc), .M(M), .sw(sw), .rom_addr4(rom_addr4), .red(red), .green(green), .blue(blue) )。 prom_DHM U4(.addr(rom_addr4), .M(M) )。 endmodule 程序在 QuartusⅡ 下的 編譯與仿真 本設(shè)計(jì)利用 QuartusⅡ 軟件進(jìn)行設(shè)計(jì)與編譯仿真和下載。 采用有源晶體頻率為 50M Hz 給 FPGA 的 P23 提供時(shí)鐘。(第 23 叫輸入時(shí)鐘)。 獨(dú)立按鍵的 I/O 分配: KEY1: PIN 144 KEY2: PIN 145 分別作為復(fù)位按鈕和 SW 控制。 VGA 接口的分配 R : PIN 151 G : PIN 150 B : PIN 149 VGA VS : PIN 161 VGA HS : PIN 152 顯示結(jié)果 通過(guò)以上的步 驟,將程序燒寫(xiě)進(jìn)開(kāi)發(fā)板中后,將 CRT 顯示器連接到開(kāi)發(fā)板的 VGA接口上。 給系統(tǒng)上電,在顯示器上就可以看見(jiàn)兩種模式的彩條:橫彩條和豎彩條。橫彩條由場(chǎng)計(jì)數(shù)器 vcont 計(jì)數(shù)來(lái)進(jìn)行控制,以實(shí)現(xiàn)某一個(gè)區(qū)域顯示相應(yīng)的顏色。設(shè)計(jì)產(chǎn)生 8 個(gè)彩
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