【文章內(nèi)容簡(jiǎn)介】 VGA 接口最終 可以將要顯示的數(shù)據(jù)直接送到顯示器上顯示，省去了計(jì)算機(jī)的處理過(guò)程，能加快數(shù)據(jù)的處理速度和節(jié)約硬件成本。本文還詳細(xì)討論了用 VHDL 設(shè)計(jì) VGA掃描時(shí)序的方法，使圖像能夠在屏幕上任意位置顯示，并使之在 PS/2 接口的鍵盤(pán)的按鍵控制下移動(dòng)。 本論文的具體內(nèi)容安排如下： （ 1）第 1 章：緒論。介紹了 VGA 的背景及發(fā)展與應(yīng)用，簡(jiǎn)述了基于 VGA 顯示的邏輯分析儀的優(yōu)勢(shì)，介紹了本設(shè)計(jì)的研究?jī)?nèi)容和論文結(jié)構(gòu)。 （ 2）第 2 章：基于 VGA 顯示的邏輯分析儀的設(shè)計(jì)。針對(duì)一體思想，結(jié)合本設(shè)計(jì)的設(shè)計(jì)思路，提出了基于 VGA 顯示的邏輯分析儀的軟硬件設(shè)計(jì)思路，并就一些與設(shè)計(jì)相關(guān)的技術(shù)，進(jìn)行了深入的介紹。 （ 3）第 3 章：系統(tǒng)硬件電路設(shè)計(jì)。講述了系統(tǒng)的硬件框架，單元電路設(shè)計(jì)與實(shí)現(xiàn)方案。重點(diǎn)介紹了 FPGA 最小系統(tǒng)、 VGA 接口電路。 （ 4）第 4 章：系 統(tǒng)軟件設(shè)計(jì)。介紹了系統(tǒng)的軟件結(jié)構(gòu)框圖，各個(gè)模塊的設(shè)計(jì)及開(kāi)發(fā)流程。這些模塊包括采樣觸發(fā)控制模塊、采樣頻率控制模塊、雙口 RAM 存儲(chǔ)模塊、鍵盤(pán)顯示控制模塊、波形顯示控制模塊和 VGA 顯示驅(qū)動(dòng)模塊。 （ 5） 第 5 章：功能調(diào)試。介紹了裝置的人機(jī)交互界面，控制方法和工作方式。 （ 6）第 6 章：總結(jié)與展望?？偨Y(jié)了設(shè)計(jì)過(guò)程的心得與體會(huì)，提出了一些設(shè)計(jì)擴(kuò)展想法和思路。 九江學(xué)院學(xué)士學(xué)位論文 5 2 基于 VGA 顯示的邏輯分析儀的設(shè)計(jì) 總體方案的設(shè)計(jì) 根據(jù)一體化的設(shè)計(jì)思路，可以得出本設(shè)計(jì) — 基于 VGA顯示的邏輯分析儀的總體結(jié)構(gòu)框圖如圖 。主 要包括數(shù)據(jù)采樣存儲(chǔ)、數(shù)據(jù)顯示處理和接口三大單元。 圖 基于 VGA 顯示的邏輯分析儀的總體結(jié)構(gòu)框圖 Fig VGA display based on the overall structure of the logic analyzer block diagram 本方案不采用常用的基于虛擬邏輯儀的設(shè)計(jì)方法，而是以臺(tái)式一體機(jī)為設(shè)計(jì)思路，將信號(hào)采集，信號(hào)處理，信號(hào)顯示做成一個(gè)系統(tǒng)，特別是數(shù)據(jù)的顯示，采用 VGA接口的顯示器來(lái)完成。數(shù)據(jù)處理 采集部分，則由 FPGA來(lái)完成。主芯片時(shí)鐘由外部提供，由一片晶振提供 50 MHz 頻率的時(shí)鐘源 。 FPGA 是整個(gè)系統(tǒng)的核心，通過(guò)對(duì)其編程可輸出紅、綠、藍(lán)三基色信號(hào)和 HS、 VS行場(chǎng)掃描同步信號(hào)。當(dāng) FPGA 接受輸出的控制信號(hào)后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號(hào)選擇相應(yīng)的圖像生成模塊，輸出圖像信號(hào)， 與行場(chǎng)掃描時(shí)序信號(hào)一起通過(guò) VGA 接口電路送入顯示器， 在 VGA 顯示器上便可看到對(duì)應(yīng)的彩色圖像。 硬件設(shè)計(jì)的方案 基于一體化思想，將系統(tǒng)硬件分成 FPGA、 DA 轉(zhuǎn)換、 VGA 接口、 VGA 顯示器 、以及一些外圍電路。組成框圖如圖 所示。 電源、時(shí)鐘 信號(hào)輸入 FPGA VGA 接口 VGA 顯示器 外圍電路 數(shù)據(jù)采樣存儲(chǔ) 數(shù)據(jù)顯示處理 接口 基于 VGA顯示的邏輯分析儀 6 圖 系統(tǒng)硬件組成框圖 System hardware block diagram 通常 VGA 顯示器顯示的圖像數(shù)據(jù)量較大，例如采用單片機(jī)進(jìn)行系統(tǒng)設(shè)計(jì)，需要外接 RAM 來(lái)存儲(chǔ)這些數(shù)據(jù)。而 FPGA 內(nèi)置配置芯片為 EPCS16 ， 16 Mb 的存儲(chǔ) 單元 足以滿足我們所需要的 1Mb，所以 FPGA 不需要外接 RAM 來(lái)存儲(chǔ)這些數(shù)據(jù)。通過(guò)對(duì) FPGA 進(jìn)行編程，輸出標(biāo)準(zhǔn)的 VGA 信號(hào)（紅、綠、藍(lán)三色信號(hào) 和行、幀同步信號(hào)），通過(guò)15 針 VGA 接口輸出至顯示器，可具有顯示驅(qū)動(dòng)程序的能力，驅(qū)動(dòng)顯示器顯示圖像信號(hào)。除此之外，一些外圍電路對(duì) FPGA 的控制是必要的。 VGA 顯示器的輸入是模擬信號(hào) ,所以由 VGA 顯示控制器產(chǎn)生的 RGB 信號(hào)在進(jìn)入 VGA 接口前要經(jīng)過(guò)一個(gè) D/A 轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)，最終才在 VGA 顯示器上顯示出來(lái)。 軟件設(shè)計(jì)的方案 整個(gè)系統(tǒng)的核心是 FPGA。以 FPGA為載體，得出 基于 VGA顯示的 邏輯分析儀的組成部分，主要包括邏輯處理部分 、 存儲(chǔ)部分、波形顯示部分、 VGA 顯示驅(qū)動(dòng)部分及鍵盤(pán) 顯示控制部分 五個(gè) 組成部分。結(jié)構(gòu)框圖如圖 。 D/A 轉(zhuǎn)換器 VGA 顯示控制器（ FPGA） VGA 接口 R G B HS VS CLK CON VGA 顯示器 外圍控制電路 九江學(xué)院學(xué)士學(xué)位論文 7 圖 基于 VGA 顯示的邏輯分析儀的組成結(jié)構(gòu)框圖 Fig. VGA display based on the logic analyzer block diagram 按功能也可以劃分為三個(gè)部分，信號(hào)采樣部分、波形顯示部分和鍵盤(pán)控制部分。當(dāng)邏輯分析儀的觸發(fā)條件滿足時(shí)，信號(hào)采樣部分會(huì)對(duì)輸入信號(hào)進(jìn)行采樣并存儲(chǔ)；波形顯示部分只管從雙口 RAM 讀數(shù)據(jù)并送往 VGA 接口顯示；鍵盤(pán)控制部分主要是控制 更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。 采用的主要技術(shù) 本設(shè)計(jì)采用了 Altera公司的 EDA軟件 Quartus II，并以 Cylone系列 FPGA器件為系統(tǒng)硬件平臺(tái)。在 EDA 軟件工具平臺(tái)上 , 采用自上而下的設(shè)計(jì)方法 ,以硬件描述語(yǔ)言 VHDL為系統(tǒng)邏輯描述的主要手段完成系統(tǒng)設(shè)計(jì)。 FPGA FPGA是英文 Field－ Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、 GAL、 EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 本設(shè)計(jì)所用的 FPGA為 Altera公司 Cyclone II系列的 EP2C35F672，包含 33216個(gè)邏輯單元 (LEs) ， 483840bits 的片上 RAM，還有 475 個(gè)用戶可用 I/O口，封裝為 672Pin FBGA。 EP2C35F672 的特性如表 。 FPGA的資源十分豐富，可以拓展進(jìn)行一系列的基于 FPGA的系統(tǒng)設(shè)計(jì)。 邏輯處理 部分 鍵盤(pán)顯示控制 存儲(chǔ)模塊 波形顯示 VGA 顯示驅(qū)動(dòng) 信號(hào)輸入 基于 VGA顯示的邏輯分析儀 8 表 EP2C35F672 器件特性 Tab. EP2C35F672 device characteristics 特性 EP2C35F672 邏輯單元（ LE） 33216 RAM總量（ bit） 483840 M4K RAM塊（ 4Kbit+奇偶校驗(yàn)） 105 PLLs（個(gè)） 4 時(shí)鐘輸入管腳（個(gè)） 8 全局時(shí)鐘網(wǎng)格（個(gè)） 16 最大用戶 I/O數(shù)（個(gè)） 475 配置二進(jìn)制文件（ .rbf）大?。?bit） 6858656 可選串行主動(dòng)配置器件 EPCS16 由于 FPGA 內(nèi)部沒(méi)有振蕩電路，使用有源晶振是比較理想的選擇。 EP2C35F672 的輸入的時(shí)鐘頻率范圍為 10MHz360MHz， 經(jīng)過(guò)內(nèi)部 PLL電路后可輸出 的系統(tǒng)時(shí)鐘。 VHDL 語(yǔ)言 本設(shè)計(jì)采用 VHDL語(yǔ)言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和 算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 與傳統(tǒng)設(shè)計(jì)方法相比， VHDL描述電路行為的算法有很多優(yōu)點(diǎn)： (1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存在的問(wèn)題，縮短設(shè)計(jì)周期。 (2) 獨(dú)立實(shí)現(xiàn)，修改方便，系統(tǒng)硬件描述能力強(qiáng)。 (3) 可讀性好，有利于交流，適合于文檔保存。 (4) VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng)。 (5) VHDL類(lèi)型眾多而且支持用戶自定義類(lèi)型，支持自頂 而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。 九江學(xué)院學(xué)士學(xué)位論文 9 Quartus II 開(kāi)發(fā)平臺(tái) Quartus II軟件，根據(jù)設(shè)計(jì)者需要，提供了一個(gè)完整的多平臺(tái)設(shè)計(jì)環(huán)境，它包含整個(gè)FPGA和 CPLD設(shè)計(jì)階段的解決方案，同時(shí)該軟件提供了編程系統(tǒng)設(shè)計(jì)的一個(gè)綜合開(kāi)發(fā)環(huán)境，是進(jìn)行 SOPC設(shè)計(jì)的基礎(chǔ) Quartus II 設(shè)計(jì)環(huán)境包括：系統(tǒng)級(jí)設(shè)計(jì)，嵌入式軟件開(kāi)發(fā)，可編程邏輯器件 PLD 綜合，布局和布線，驗(yàn)證和仿真。 Quartus II 軟件的工程文件由所有的設(shè)計(jì)文件、軟件源文件以及完成其所需的相關(guān)文件組成。 Quartus II 軟件設(shè) 計(jì)文件的輸入方法有原理圖式的圖形輸入、文本內(nèi)存編輯以及由第三方 EDA 工具產(chǎn)生的 EDIF 網(wǎng)表輸入、 VQM 格式輸入等文本輸入方式，支持 AHDL、 VHDL、 Verilog HDL 等語(yǔ)言。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 基于 VGA顯示的邏輯分析儀 10 3 系統(tǒng)硬件電路設(shè)計(jì) 根據(jù)一體化的設(shè)計(jì)思想，在設(shè)計(jì)硬件電路時(shí)，根據(jù)圖 的規(guī)劃和電路要實(shí)現(xiàn)的功能，將系統(tǒng)的硬件電路進(jìn)一步細(xì)分為五部分，分別為：信號(hào)輸入電路、 VGA 接口電路、FPGA 核心 及配置電路、輸入控制電路和狀態(tài)顯示電路。由這五部分電路，完成信號(hào)的采集、處理和顯示，本章著重講 FPGA 最小系統(tǒng)和 VGA 接口電路。系統(tǒng)硬件結(jié)構(gòu)如圖 所示。 圖 系統(tǒng)硬件結(jié)構(gòu) Fig. System hardware architecture FPGA 最小系統(tǒng) FPGA 最小系統(tǒng)是能夠獨(dú)立工作的最基本電路。 本設(shè)計(jì)采用的 FPGA 為 Cyclone II系列的 EP2C35F672，作為主處理單元。其最小系統(tǒng)包括配置電路、時(shí)鐘及復(fù)位電路和電源部分 。 配置電路 FPGA 的運(yùn)行，分為調(diào)試模式和自運(yùn)行模式。調(diào)試模式，通過(guò) JTAG 口，將配置代碼直接下載到 FPGA 中；自運(yùn)行模式，則需要將代碼寫(xiě)入代碼配置芯片，在系統(tǒng)上電的時(shí)候，將存儲(chǔ)在配置芯片中的代碼寫(xiě)入 FPGA 中，由 FPGA 運(yùn)行代碼。 本設(shè)計(jì)中，設(shè)置了上述兩種配置方式。自運(yùn)行模式采用的串行配置芯片為 EPCS16。配置電路原理圖如圖 所示。系統(tǒng)若配置成功，則發(fā)光二極管變亮。 系統(tǒng)配置電路 EP2C35F672 IN[9..0] IN[9..0] 輸入控制電路 時(shí)鐘電源及 復(fù)位電路 （動(dòng)態(tài)掃描） D A 轉(zhuǎn)換 端口 保護(hù) VGA 接口電路 RGB VS HS FPGA 基準(zhǔn)源 180。 + 信號(hào) 輸入 237。 狀態(tài)顯示電路 九江學(xué)院學(xué)士學(xué)位論文 11 C F G _ D C L KC F G _ C O N F _ D O N EC F G _ n C O N F IGC F G _ D A T AC F G _ A S D OC F G _ n C EC F G _ n C S OV C C 3 _ 330R 6 030R 6 130R 6 230R 6 3J T A G _ T C KJ T A G _ T D OJ T A G _ T M SJ T A G _ T D IV C C 3 _ 3S W 5C F G _ n C O N F IGC O N F _ R S TV D D 3 _ 3470R 1 410KR 1 5C F G _ n C O N F IGC F G _ n C O N F _ D O N EC F G _ D C L KC F