【正文】 外部輸入時鐘頻率為50MHz，采用有源晶振。 基于 VGA顯示的邏輯分析儀 12 圖 系統(tǒng)復位及時鐘電路 System Reset and clock circuit 系統(tǒng)電源 FPGA 工作于高速狀態(tài)，對電源的要求比較高。 電源 直接由系統(tǒng)提供的 5V 電源，經(jīng)過 LDO 芯片 穩(wěn)壓和濾波得到。顯示采用逐行掃描的方式進行，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生 RGB 三基色，合成一個彩色像素。 圖 VGA 接口引腳圖 VGA connector pin diagram 引腳分為三組：一是 RGB 三色模擬信號輸入 線，輸入信號為 0～ ；二是 RGB三色地線，使用過程中，需要做接地處理；三是時序信號線，分別是行同步線 ( Horizon Synchronizing， HS)，場同步線 (Vertical Synchronizing， VS) ，這兩條線控制了 VGA 的顯示時序；其他為輔助信號線，具體如表 所示 基于 VGA顯示的邏輯分析儀 14 表 VGA 接口引腳分配表 VGA connector pin allocation table 引腳 名稱 注釋 引腳 名稱 注釋 1 RED 紅基色（ 75Ω， ） 9 KEY 保留 2 GREEN 綠基色（ 75Ω， ） 10 SGND 同步信號地 3 BLUE 藍基色（ 75Ω， ） 11 ID0 顯示器標識位 0 4 ID2 顯示器標識位 2 12 ID1 顯示器標識位 1 5 GND 地 13 HSYNC 行同步 6 RGND 紅色地 14 VSYNC 場同步 7 GGND 綠色地 15 ID3 顯示器標識位 3 8 BGND 藍色地 VGA 接口電路設計 （ 1） VGA 接口電路的結(jié)構(gòu) VGA 接口電路作用是 將二進制 RGB 數(shù)據(jù)幀，轉(zhuǎn)換為對應的模擬電壓信號，一般VGA 接口電路設計時，多采用專用的 VGA 接口 DA 轉(zhuǎn)換芯片，如 SDA7123。以 R 為例，這三個電阻分別對應 R2,R1,R0進行加權(quán)。 表 RGB 信號編碼與輸出電壓關(guān)系 RGB signal encoding and output voltage relationship 信號 編碼 電壓值 信號 編碼 電壓值 R、 G 000 0V B 00 0V 001 98mV 01 203mV 010 197mV 10 396mV 011 295mV 11 598mV 100 384mV 101 482mV 110 580mV 111 679mV 其他外圍電路 輸入控制電路 邏輯分析儀應用過程中，通常需要選擇觸發(fā)通道、觸發(fā)方式、觸發(fā)頻率等一系列信息，還需要啟動觸發(fā)或結(jié)束觸發(fā)。 基于 VGA顯示的邏輯分析儀 16 圖 八 路按鍵輸入電路 Octal key input circuit 狀態(tài)顯示電路 在設計過程中，可以采取用 VGA 顯示邏輯分析儀當前工作狀態(tài)方法。采用兩個共陽數(shù)碼管 3461BS，位驅(qū)動部分則采用PNP 型晶體管 8550。 其中虛線以內(nèi)的模塊屬于邏輯分析，本文處理虛線以外的其他模塊。 圖 基于 VGA 顯示的邏輯分析儀的模塊組成的框圖 VGA display based on the logic analyzer module block diagram 雙口 RAM 存儲模塊 雙口 RAM 是在 1 個 SRAM 存儲器上具有兩套完全獨立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨立的系統(tǒng)同時對其進行隨機性訪問的存儲器，即共享式多端口存儲器。 （ 1）模塊設計要求 系統(tǒng)工作時，采集到的數(shù)據(jù) 需要及時存儲。顯示采樣數(shù)據(jù)的時候，則根據(jù)行場掃描的情況，從相應的地址單元讀出在 RAM 中存儲的數(shù)據(jù)。 生成模塊如圖 所示。水平有效顯示區(qū)寬度與垂直有效顯示區(qū)寬度邏輯與的區(qū)域為可視區(qū)域，其他區(qū)域為消隱區(qū)。 （ 1）掃描的方式 行掃描從每一行的左邊開始， 采用的掃描時鐘為 ，每一個時鐘周期，對應該行上的一個像素點。 表 行掃描的時序（單位：像素） Lline scan timing (unit: pixels) Ta(行同步頭 ) Tb Tc Td(行圖像 ) Tf Tg(行周期 ) 96 40 8 640 8 800 場掃描從屏幕最上端一行開始，從上到下進行。除去消隱部分，實際有效的掃描點有 640 480 個像素點，在此范圍內(nèi)顯示圖像。 RGB 數(shù)據(jù)的格式如表 所示。例如其中一個波形數(shù)據(jù)為 10’b10_0011_1110，則表示第 1~ 9 通道采樣為高電平，第 0、 6~8 通道采樣為低電平。 基于 VGA顯示的邏輯分析儀 22 表 示例波形數(shù)據(jù) Sample waveform data 地址 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 ? 波形數(shù)據(jù) D0 0 1 1 1 0 1 0 0 1 1 1 0 0 0 1 0 0 1 ? ｜ ｜ | | | | | | | | | | | | | | | | | ? D9 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 ? 0 1 1 1 0 1 0 10 1 01 0 10 1 0 1 圖 CH0 通道波形 Fig. CH0 channel waveform 行掃描計數(shù)器和雙口 RAM 的地址是同步的，也即每掃描一個像素點，雙口 RAM 地址也加一。假設有如表 所列的一組波形數(shù)據(jù)，其對應的波形圖如圖 所示。 表 常見顏色編碼表 Tabl Common colorcoded table 顏色 黑 藍 紅 紫 綠 青 黃 白 R 0 0 1 1 0 0 1 1 G 0 0 0 0 1 1 1 1 B 0 1 0 1 0 1 0 1 數(shù)據(jù)編碼 0x00 0x03 0xE0 0xE3 0x1C 0x1F 0xFC 0xFF 行場掃描在消隱區(qū)間時，輸出的消隱信號值為“ 0x00” ,即對應黑色的編碼。 VGA 圖像整體掃描范圍及方式如圖 圖 VGA 圖像顯示掃描示意圖 Fig. VGA image display scanning diagram 圖 像顯示區(qū)行消隱場消隱行消隱場消隱行掃描計數(shù)器場掃描計數(shù)器6 40 像素5 155 250 96 1 442場同步357 84 8 00480像素場消隱圖像 下一場圖像場消隱R G BVS Ta TbTc TdTg TeTf九江學院學士學位論文 21 （ 3） RGB 數(shù)據(jù)幀的結(jié)構(gòu) 行場掃描確定屏幕上每個像素點的位置，像素點的顏色則由 VGA 接口輸入的色彩數(shù)據(jù)決定。場掃描的過程，包括場消隱、場圖像輸出兩個過程，每完成一次從上到下的場掃描過程，則完成一幀圖像的輸出，場掃描時序如圖 所示。行掃描時序如圖 所示。掃描從屏幕的左上方開始，從左到右，從上到下進行，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間， CRT 對電子束進行消隱。 圖 雙口 RAM 存儲模塊 Fig. dualport RAM memory module VGA 驅(qū)動模塊 VGA 驅(qū)動模塊的設計 ,實質(zhì)就是完成 VGA 顯示的功 能 :： (1)在一定的工作頻率下 ,產(chǎn)生正確的時序關(guān)系 (工作時鐘信號， HSyn 水平同步信號， VSyn 垂直同步信號，消隱信號之間的關(guān)系 ) ； (2)在正確時序的控制下讀出幀緩存中的像素數(shù)據(jù) ,同時在當前幀顯示完畢時 ,向 DPRAM 控制器發(fā)信號 ,使 DPRAM 控制器能夠及時刷新幀緩存中的像素數(shù)據(jù)。對應含 10 位的輸入輸出數(shù)據(jù)通道；寫地址和寫時鐘及控制信號；讀地址和讀時鐘及控制信號。根據(jù)功能的要求，將數(shù)據(jù)的存儲寬度設為 10 位，存儲的深度設定為 1024。 1 個存儲器配備兩套獨立的地址、數(shù)據(jù)和采樣頻率 控制模塊 div_freq 鍵盤顯示 控制模塊 key_board 采樣觸發(fā) 控制模塊 sample 雙口 RAM 存儲模塊 dpram 波形顯示 控制模塊 Disp_controller VGA 顯示 驅(qū)動模塊 vga Clock 100 MHz data_in vga_clk wr_data wr_addr wren rd_data rd_addr disp_data disp_dato hsync vsync vcount hcount wr_clk market offset 信號輸入 act mode_sel channel_set freq_sel clken KEY LED 25MHz FPGA 至 VGA 接口電路 基于 VGA顯示的邏輯分析儀 18 控制線，允許兩個獨立的 CPU 或控制器同時異步地訪問存儲單元。鍵盤顯示控制模塊主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。 圖 狀態(tài)顯示電路 Status Display Circuit K E Y 0K E Y 1K E Y 2K E Y 3K E Y 4K E Y 5K E Y 6K E Y 7V C CK E Y 0K E Y 1K E Y 2K E Y 3K E Y 4K E Y 5K E Y 6K E Y 7R p 2 2 20R p 1 10 KR p 4 2 2 0Q38 5 5 0Q48 5 5 0Q58 5 5 0Q68 5 5 0Q78 5 5 0Q88 5 5 0Q28 5 5 0Q18 5 5 0R p 3 1 0 KV C CD I G [ 7 . . 0 ]S E G [ 7 . . 0 ]b0b1b2b3b4b5b6b7b0b1b2b3b4b5b6b7c0c1c2c3c4c5c6c78a7b6c5d8e7f6g5hh3g5f10e1d2c4b7a116 8 912c0 c1 c2 c3L E D 1h3g5f10e1d2c4b7a116 8 912c0 c1 c2 c3L E D 2c0 c1 c2 c3 c4 c5 c6 c7a ab bc cd de ef fggh h九江學院學士學位論文 17 4 系統(tǒng)軟件設計 本設計采用自上而下的設計思路， 可以將基于 VGA 顯示的邏輯分析儀的模塊細分為：采樣觸發(fā)控制模塊 (sample)、采樣頻率控制模塊 (div_freq) 、雙口 RAM 存儲模塊(dpram)、波形顯示控制模塊 (disp_controller)、 VGA 顯示驅(qū)動模塊 (vga)、鍵盤顯示控制模塊 (key_board) 六個模塊。因此，本設計將狀態(tài)顯示電路單獨出來，用八位共陽 LED 數(shù)碼管，采用動態(tài)掃描的方式，顯示系統(tǒng)的工作狀態(tài)。在本設計中，輸入部分電路如圖 43 所示，采用 8 個獨立按鍵，每個按鍵外接一個 10 KΩ的上拉電阻，在 FPGA 與端口之間，接入一個 220Ω的電阻，在低電位輸入時，起限流的作用。端口保護電路，在每一個輸出信號線上，采用兩個二極管 IN4148,分別接 的電源和地，固定該點的電壓在 0～ 之間。 VGA 顯示接口電路的結(jié)構(gòu)如圖 所示，整體分為信號緩沖、電阻分壓、端口保護等部分。 VGA 顯示器的驅(qū)動時序，要嚴格遵循“ VGA 工業(yè)標準”，即 640 480 60Hz 模式，對應的頻率要求如表 所示，否則可能會損壞 VGA 顯示器。具體電路如圖 所示。為了提高系統(tǒng)的穩(wěn)定性，還需要對轉(zhuǎn)換的電壓進行濾波。 設計中若需要更高頻率，則經(jīng)過內(nèi)部的 PLL 輸出。另外一種是配置復位，如圖 中按鍵 S1 所示。 RGB VS HS FPGA 基準源 180。配置電路原理圖如圖 所示。 配置電路 FPGA 的運行，分為調(diào)試模式和自運行模式。系統(tǒng)硬件結(jié)構(gòu)如圖 所示。 Quartus II 軟件設 計文件的輸入方法有原理圖式的圖形輸入、文本內(nèi)存編輯以及由第三方 EDA 工具產(chǎn)生的 EDIF 網(wǎng)表輸入、 VQM 格式