基于vhdl語言vga顯示系統(tǒng)的設(shè)計(編輯修改稿)
2025-07-24 19:06 本頁面
【文章內(nèi)容簡介】 t的計數(shù)值來產(chǎn)生彩條，其流程圖如（a）所示。它對行點數(shù)（像素點）計數(shù)器的數(shù)值進行判斷，每80條豎線生成一種豎彩條，共八種豎彩條。橫彩條發(fā)生模塊與豎彩條發(fā)生模塊類似。它根據(jù)場掃計數(shù)器（行）的計數(shù)值來殘生橫彩條，流程圖如（b）所示。每60條掃描線為一個彩條寬度，共8色橫彩條模式。5 程序設(shè)計library ieee此部分是什么程序？應(yīng)該有說明。 use 。 USE 。 use 。 entity vga is port( reset : in std_logic。 clk : in std_logic。 vga_hs_control : out std_logic。 vga_vs_control : out std_logic。 vga_read_dispaly : out std_logic。 vga_green_dispaly : out std_logic。 vga_blue_dispaly : out std_logic )。 end vga。 ARCHITECTURE a OF vga IS SIGNAL hs: STD_LOGIC。 SIGNAL vs: STD_LOGIC:=39。139。 SIGNAL GRB: STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN PROCESS (clk) clk = 24MHZ hs = 30 Khz vs = 57hz VARIABLE i : integer range 0 to 799:=0。 VARIABLE j : integer range 0 to 79:=0。 BEGIN if reset = 39。139。 then GRB = 000。 i:=96。 j:=0。 hs = 39。139。 elsif clk39。event and clk = 39。139。 then if i 96 then hs = 39。039。 elsif i = 799 then i:=0。 else hs = 39。139。 end if。 if j = 79 then GRB(1) = not GRB(1)。 j:=0。 end if。 i:=i+1。 j:=j+1。 end if。 vga_hs_control = hs。 END PROCESS 。 PROCESS (hs) VARIABLE k : integer range 0 to 524:=0。 BEGIN if reset = 39。139。 then k:=2。 vs = 39。139。 elsif hs39。event and hs = 39。139。 then if k 2 then vs = 39。039。 elsif k = 524 then k:=0。 else vs = 39。139。 end if。 k:=k+1。 end if。 vga_vs_control = vs。 END PROCESS 。 PROCESS (clk) BEGIN if clk39。event and clk = 39。139。 and vs = 39。139。 and hs =39。139。 then vga_green_dispaly = GRB(2)。 vga_read_dispaly = GRB(1)。 vga_blue_dispaly = GRB(0)。 end if。 END PROCESS 。 END a。 對模式6和模式2的簡單描述如下：、pixel_t和strip_t的大小，用ifelse語句簡單地實現(xiàn)。line_t對行數(shù)進行計數(shù)，為32進制計數(shù)模式6：/*
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