【文章內(nèi)容簡介】 的 FPGA 內(nèi) ,這些可以編輯部件包括記憶元件 ,如觸發(fā)器 (Flipflop)或其他更完整的記憶塊。系統(tǒng)設(shè)計者可以根據(jù)需要 ,通過編輯的邏輯連接 FPGA 內(nèi)部鏈接 ,就像一個電路測試板是放在一個芯片。他們離開后成品磚和 FPGA邏輯連接可以改變根據(jù)設(shè)計師的設(shè)計 ,可以完成需要的 FPGA 邏輯功能。 FPGA 在總體來說比 ASIC(專用集成芯片 )速度將會放緩 ,無法完成復(fù)雜的設(shè)計 ,消耗更多的能量。但是他們也有許多優(yōu)勢 ,例如可以很快的成品 ,可以修改 ,以糾正錯誤的程序和便宜的成本。 FPGA是在 PAL(Programmable Array Log2ic)， GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來，是一種具有豐富的可編程 I/O引腳、邏輯宏單元、門電路以及 RAM 空間的可編程邏輯器件 ,大概所有應(yīng)用了門陣列、 PLD 與中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA 和 CPLD器件。 CPLD 得設(shè)計基于 E2CMOS 工藝 ,它的 基本邏輯單元則是由一些與、或陣列外加觸發(fā)器構(gòu)成的 ， 但 FPGA 則選擇 SRAM 工藝進(jìn)行設(shè)計 ， 基本邏輯單元依據(jù)查找表而進(jìn)行設(shè)計。查找表 (LookUpTable)即 LUT,LUT 實(shí)際上是個 RAM， 使 輸入信號的各種組合功能得以一定的次序?qū)懭?RAM中 ， 然后特定的函數(shù)運(yùn)算結(jié)果被輸出于輸入信號的作用下。目前 FPGA中多使用 4輸入的 LUT,為此 每一個 LUT 都被 看成一個有 4位地址線的 16 1的 RAM。一旦用戶采用原理圖或 HDL 語言描述一個邏輯電路時 ， 邏輯電路的所有可能出現(xiàn)的結(jié)果都可被 FPGA 開發(fā)軟件自動計算出 ,并且會把結(jié)果事先寫入 RAM， 為此 ,每當(dāng)輸入一個信號進(jìn)行了邏輯運(yùn)算也就同等于輸入一個地址進(jìn)行查表 ,找到地址相對應(yīng)得內(nèi)容 ， 然后輸 出 便可以。表 4輸入與門得例子。 表 4輸入與門對應(yīng)的 查找表 實(shí)際邏輯電路 LUT得實(shí)現(xiàn)方式 a,b,c,d,輸入 邏輯輸出 地址 RAM中存儲的內(nèi)容 0000 0 0000 0 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 14 0001 0 0001 0 …… 0 …… 0 1111 1 1111 1 因為進(jìn)行靜態(tài)存儲器 LUT 是主要生產(chǎn)過程 ,截止目前 ,絕大多數(shù)的 FPGA 是基于靜態(tài)存儲器的過程 ,在這個過程中靜態(tài)存儲器芯片電源開啟和關(guān)閉后信息將被丟失 ,必須需要額外的一個特殊的配置芯片 ,在通電的時候 ,通過特殊的配置芯片把數(shù)據(jù)加載在 FPGA,然后 FPGA 能夠正常工作 ,由于配置一個很短的一段時間里 ,不會 影響到系統(tǒng)正常工作。 FPGA 設(shè)計流程 一般來講 , FPGA 的完整設(shè)計過程 ,包括電路設(shè)計與輸入、功能仿真、全面、綜合仿真 ,實(shí)現(xiàn)和布局布線、布局仿真與驗證 ,配線板級仿真與驗證、調(diào)試和加載配置。在系統(tǒng)設(shè)計之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計，器件選擇等一些準(zhǔn)備工作。圖 一個完整的 FPGA 設(shè)計過程。 圖 完整的 FPGA設(shè)計流程 QuartusII 軟件是 Altera 公司近年來提供的 FPGA 設(shè)計綜合集成開發(fā)環(huán)境，以下以QuartusII 軟件為例分析 FPGA 設(shè)計過程。 電路設(shè)計：將電路系統(tǒng)以一定的表達(dá)方式輸入到計算機(jī)里面，即將設(shè)計人員的電路基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 15 構(gòu)想輸入到 EDA 等工具上， 原理圖設(shè)計輸入方法和硬件描述語言 (HDL)的電路設(shè)計文 本是常用的 設(shè)計輸入方法 。 現(xiàn)階段 進(jìn)行 一項 大型工程 的 設(shè)計 時 ， 通 常 采 用 得 設(shè)計方法是 HDL設(shè)計輸人法，它利于自頂向下設(shè)計以及模塊的劃分 及 復(fù)用，可移植性和通用性好，設(shè)計不 會 因 為 芯片的工藝 和 結(jié)構(gòu) 得 不同而變化， 便于 向 ASIC 移植。 功能仿真：其又被稱作綜合前仿真 ,它的主要目的在于驗證設(shè)計的電路結(jié)構(gòu)和功能與設(shè)計意圖是否相配對。在 QuartusII 軟件中提供了兩種工具（ Simulator 和 Waveform Editor）便于進(jìn)行仿真。此外在使用 QuartusII 時也可以采取第三方工具 (如 ModelSim)來 導(dǎo)入源程序和 testbench 進(jìn)行仿真 。 經(jīng) 過仿真能 迅速 發(fā)現(xiàn)設(shè)計 上存在 的錯誤，設(shè)計進(jìn)度 得于加快 ，設(shè)計的可靠性 得到大幅提高 。 綜合優(yōu)化：是指將設(shè)計輸入 (HDL 語言、原理圖 )翻譯成由基本邏輯單元（與、或、非門 ,RAM,觸發(fā)器等）組成的邏輯連接 (網(wǎng)表 ),依照其目標(biāo)與要求 (約束條件 )，將生成的邏輯連接優(yōu)化 ,同時輸出 edf和 edn等格式標(biāo)準(zhǔn)的網(wǎng)表文件 ,能為 FPGA/CPLD廠家的實(shí)現(xiàn)布局布線器。此外 QuartusII 中也能夠使用 [Analysis amp。Synthesis] 命令進(jìn)行綜合 ,也可采用第三方的綜合工具。 綜合后的仿真：其目的在于 檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致， 作綜合后的 仿真時，要 在 綜合仿真模型中反標(biāo)注綜合生成的標(biāo)準(zhǔn)延時格式 SDF(Standard Dela Format)文件， 可以 估計 出 門延時 所 帶來的影響。 即便 綜合后仿真雖然比功能仿真 更為精確， 卻也只能 估計門延時， 達(dá)不到 估計線延時 的效果 ，仿真結(jié)果 相對于 布線后的實(shí)際情況 存在著相當(dāng)?shù)?差距。 現(xiàn)階段 主流 的 綜合工具 越來越趨近于 成熟， 相比而言，一般簡單的 設(shè)計， 假如 設(shè)計者 認(rèn)定 自己表述 明朗 ， 不存在綜合歧義 ， 如此便 可省略 此 步驟 。 實(shí)現(xiàn)布局及布線 ： 在具體的 FPGA/CPLD 器件上適配綜合生成 的邏輯網(wǎng)表 ,這么一個個過程唄稱之為實(shí)現(xiàn)過程。布局布線 為此過程中最重要的步驟 。布局 (Place)即指將在FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上合理的適配邏輯網(wǎng)表中的硬件源語或者底層單元。布線 即指 FPGA 內(nèi)部里的各種連線資源被利用 ，并 根據(jù)布局的拓?fù)浣Y(jié)構(gòu)能符合要求正確連接每個元件的過程。 布局布線后仿真及驗證 ： 又被稱為時序仿真或者后仿真。常被用于發(fā)現(xiàn)不符合時序的約束條件或者器件的固有時序規(guī)則 (建立、保持時間等 )的時序違規(guī)狀況。 一般來說，布局布線后仿真步驟必須進(jìn)行 ，靜態(tài)時序分析被 QuartusII 自帶的時序分析工具分析完成 ， 此外它也可被第三方工具進(jìn)行時序分析與驗證 [6]。 板級仿真及驗證 ： 主要 選取 第三方的板級驗證工具進(jìn)行仿真 和 驗證，這些工具通過對設(shè)計的 IBIS,HSPICE 等模型的仿真，能 有效的 分析信號 在高速設(shè)計中是否 完整性 ， 電基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 16 磁 是否受 干擾 ， 等 其他 電路特性 。 加載配置及在線調(diào)試 ： 在 FPGA/CPLD 芯片中進(jìn)行生產(chǎn)配置文件的測試。在 QuartusII 中主要是通過 Assemble(生成編程文件 )、 Programmer(建立包含設(shè)計所有器件名稱和選項的鏈?zhǔn)轿募?)、轉(zhuǎn)換編程文件等功能來支持這一步驟的。 VHDL 簡介 VHDL語言是一種 被 用于電路設(shè)計 中 的高級語言。 出現(xiàn)于 80年代的后期。 它是由美國國防部開發(fā)出來 的，起初它只 供美軍用來提高設(shè)計的可靠性和減 少 開發(fā)周期的一種 小 范圍 使用 的設(shè)計語言 。 VHDL 中文 簡稱 超高速集成電路硬件描述語言， 是一種集設(shè)計、仿真、綜合于一體的標(biāo)準(zhǔn)硬件描述語言，是對可編程邏輯器件進(jìn)行開發(fā)與設(shè)計的重要工具， 主要應(yīng)用 于 數(shù)字電路的設(shè)計。 VHDL 語言作為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)，因此掌握 VHDL 語言是實(shí)現(xiàn)信息系統(tǒng)硬件開發(fā)所必備的知識和技能。 現(xiàn)階段， 在中國 它主要是被 用在FPGA/CPLD/EPLD 的設(shè)計中。 但是 在 一些 技術(shù) 較為 先進(jìn) 的單位，它也被用來設(shè)計ASIC。 VHDL主要 是被 用 來 描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了 擁 有 的 語句 絕大 多 數(shù) 具 備 硬件特征 外 ， 它得 語言形式、描述風(fēng)格以及語法于 普通 的計算機(jī)高級語言 基本無異 。 VHDL 的程序結(jié)構(gòu) 中最大的 特點(diǎn) 就 是將一項工程設(shè)計，或稱設(shè)計實(shí)體（可 是單個 元件， 單一 電路模塊或 一整個 系統(tǒng)）分成外部（ 即 可視部分及端口 )和內(nèi)部（ 即也視為 不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分 。若 設(shè)計實(shí)體 被 定義了外部界面后，其內(nèi)部開發(fā) 也以 完成， 那么 這個實(shí)體 就可被之后 的設(shè)計直 接 調(diào)用。 VHDL 系統(tǒng)設(shè)計 的基本點(diǎn) 便來源于 這種將設(shè)計實(shí)體分成內(nèi)外部分 的概念。相比 與其他硬件描述語言， VHDL 具有功能性強(qiáng)大、設(shè)計簡單；支持面廣、修改方便；超強(qiáng)的系統(tǒng)硬件描述能力；設(shè)計可以獨(dú)立于器件并與工藝無關(guān)；移植能力強(qiáng)；容易共享與復(fù)用等諸多特點(diǎn)，于此 VHDL 于其他描述性硬件語言更具備如下優(yōu)勢： ◆ 相比于其他描述性硬件語言， VHDL擁有更為強(qiáng)大的行為描述能力，因此也使得它成為了系統(tǒng)設(shè)計領(lǐng)域最適合的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 ◆ VHDL擁有多元化的仿真語句 及庫函數(shù)，因此任何規(guī)模的大系統(tǒng)得設(shè)計在其早期就能檢驗設(shè)計系統(tǒng)的功能是否可行，并無限制的對設(shè)計進(jìn)行仿真模擬。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 17 ◆ VHDL具有將大規(guī)模設(shè)計進(jìn)行分解和再次利用已有的設(shè)計功能得益于其語句的行為描述能力和程序結(jié)構(gòu)。符合市場的需求，使得規(guī)模大的系統(tǒng)高效，高速的完成由有多人或者多個研發(fā)組同時并行工作才得以實(shí)現(xiàn)。 ◆ 任何確定性的設(shè)計若使用 VHDL，其邏輯綜合和優(yōu)化等過程都可用 EDA工具進(jìn)行，優(yōu)點(diǎn)于 EDA工具能自動把 VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 ◆ VHDL 可以獨(dú)立性描述一個設(shè)計，即便設(shè)計者不懂硬件的結(jié)構(gòu)，也不知道最 終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，也可以進(jìn)行獨(dú)立的設(shè)計。 Quartus II 簡介 Max+plus II作為 Altera的上一代 PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera已經(jīng)停止了對 Max+plus II 的更新支持 。 Quartus II 是 Altera公司 繼 Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列 CPLD/PGFA器件 的綜合性開發(fā)軟件 ， 它的版本不斷升級，從 ，這里介紹的是 ，該軟件有如下幾個顯著的特點(diǎn)： 此軟件擁有 友好的界面，使用便捷，功能強(qiáng)大，當(dāng)中可編程邏輯設(shè)計環(huán)境采用完成集成化，是先進(jìn)的 EDA工具軟件。該軟件具備諸多特點(diǎn)（例如：開放性，與結(jié)構(gòu)無聯(lián)系，多平臺設(shè)計，完全集成化，設(shè)計庫豐富、工具模塊化等）， 支持原理圖、 VHDL、 VerilogHDL以及 AHDL等多種設(shè)計輸入形式，內(nèi) 部鑲有自帶的 綜合器 和 仿真器， 能夠 完成從設(shè)計輸入到硬件配置的完整 PLD設(shè)計流程。 Quartus II能夠 在 多系統(tǒng) 上使用， 為用戶的設(shè)計方式提供了完善的圖形界面。具有運(yùn)行速度快，界面統(tǒng)一，功能集中， 學(xué)用簡單 等特點(diǎn)。 Quartus II 支持 Altera 公司的 MAX3000A 系列、 MAX7000 系列、 MAX9000 系列、 ACEX1K系列、 APEX20K 系列、 APEXII 系列、 FLEX6000 系列、 FLEX10K 系列， 支持 MAX7000/MAX3000等乘積項器件 。支持 MAXIICPLD系列、 Cyclone系列、 CycloneII、 StratixII系列、 Stratix GX系列等。支持 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，用戶 可 利用 充分 成熟的模塊，簡化了復(fù)雜