【正文】 CRT把電子束消隱了，每行完成結(jié)束時(shí)，行同步則采用行同步信號(hào)進(jìn)行，掃描完所有行 。它的行、場掃描時(shí)序示意圖如圖 。當(dāng) VS=O、 HS=O時(shí)， CRT 的內(nèi)容被顯示為亮的過程，即是正向掃描的過程大致為 26s，當(dāng)一行被掃描完成后，行同步 HS=I，約需 6s；其間， CRT 的掃描會(huì)產(chǎn)生消隱，電 子束即回到 CRT 的左邊的下一行得起始位置 (X=O， Y=I)，當(dāng)掃描完成了 480 行以后，場同步 VS=I，場同步的產(chǎn)生使掃描線回到 CRT 得第一行第一列 (X=O， Y=O 處，大約兩個(gè)行周期 )。行同步的消隱時(shí)間 T1(約為 6S)；行顯示的時(shí)間 T2(約為 26s)；場同步的消隱時(shí)間T3(兩行周期 )；場顯示的時(shí)間 T4(480 行周期 )[3]。后兩種圖形模式統(tǒng)稱為 VGA圖形模式。通常我們接觸的彩色顯示器絕大多數(shù)是由 CRT（陰極射線管）組成的，每個(gè)像素得色彩均由紅、綠、藍(lán)三基色組成。陰極射線管中的電子槍在VGA顯示模塊產(chǎn)生的水平同步信號(hào)和垂直同步信號(hào)同時(shí)控制下產(chǎn)生電子束，使含有熒光粉得屏幕遭到轟擊，產(chǎn)生紅、綠、藍(lán)三基色，合成一個(gè)新的彩色像素點(diǎn)在顯示屏上。 圖 VGA顯示模塊 與 CRT顯示器的控制框圖 屏幕掃描即是電子束掃描一幅屏幕圖像上的各個(gè)點(diǎn)的過程。電子束在光柵掃描下按照固定的路徑掃過整個(gè)屏幕，在整個(gè)掃描中，電子束所通過的每一個(gè)點(diǎn)是否顯示或已經(jīng)顯示得顏色是通過判斷電子束的通斷強(qiáng)弱來進(jìn)行控制的，電子槍在 VGA顯示模塊產(chǎn)生的行同步和場同步等控制信號(hào)的作用下能夠進(jìn)行包括水平掃描，水平回掃，垂直掃描和垂直回掃等過程 [4]。它具有如下過程：電子束首從屏幕的左上角開始 向右掃，當(dāng)達(dá)到屏幕得右邊緣時(shí)，電子束（水平消隱）被關(guān)閉，并迅速回到屏幕的左邊緣（水平回掃）。硬件進(jìn)行編程之后，會(huì)輸出標(biāo)準(zhǔn) VGA信號(hào)（紅，綠，藍(lán)三色信號(hào)和行、幀同步信號(hào)），鏈接 15針 VGA接口后輸出至顯示器，方能具備顯示驅(qū)動(dòng)程序的能力，驅(qū)動(dòng)顯示器顯示各種圖像信號(hào)。這樣執(zhí)行的原因 ， 一方面是由于顯示 24位真彩色很少在實(shí)際應(yīng)用被用到 。硬件電路如下圖 : 圖 VGA接口與 FPGA的硬件電路圖 VGA 時(shí)序 VGA 圖像顯示控制的設(shè)計(jì)需要注意兩個(gè)問題：其中之一便是是時(shí)序的驅(qū)動(dòng)，此乃完成設(shè)計(jì)的關(guān)鍵，時(shí)序若有不同，便不正常顯示，甚者會(huì)損害彩色顯 示器；最后是 VGA 信號(hào)的電平驅(qū)動(dòng)。 FPGA通過串聯(lián)電阻直接驅(qū)動(dòng) 5個(gè) VGA信號(hào)。每個(gè)電阻與終端的 75歐電纜電阻相結(jié)合，保證顏色信號(hào)維持在 VGA規(guī)定的 0V～ 。通過 VGA_RED、 VGA_BLUE、 VGA_GREEN置高或 低來產(chǎn)生 8中顏色，如表 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 11 表 顏色對(duì)照 VGA_RED VGA_GREEN VGA_BLUE Resulting color 0 0 0 Black 0 0 1 Blue 0 1 0 Green 0 1 1 Cyan 1 0 0 Red 1 0 1 Magenta 1 1 0 Yellow 1 1 1 White VGA信號(hào)的時(shí)序由視頻電氣標(biāo)準(zhǔn)委員會(huì)（ VESA）規(guī)定。 VGA顯示器基于 CRT，使用調(diào)幅模式，移動(dòng)電子束（或陰極射線）在熒光屏上顯示信息。盡管下面的描述僅限于 CRT， LCD已經(jīng)發(fā)展到可以同 CRT使用同樣的時(shí)序信號(hào)了。在 CRT顯示器中，電流的波形通過蹄形磁鐵產(chǎn)生磁場，使得電子束偏轉(zhuǎn)，光柵在顯示屏上橫向顯示，水平方向從左至右，垂直方向從上至下。如果電子束從后返回左或頂邊，顯示屏并不顯示任何信息 。顯示協(xié)議定義了電子束的大小以及通過顯示屏的頻率，該頻率是可調(diào)的?？刂破鳟a(chǎn)生同步脈沖 TTL電平來設(shè)置電流通過偏轉(zhuǎn)磁鐵的頻率，以確保像素或視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間送給電子槍。入門實(shí)驗(yàn)板使用每個(gè)像素中的 3位，產(chǎn)生圖 8中可能的一種顏色。然后，控制 器接收并利用視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間顯示，電子束移動(dòng)到指定的像素點(diǎn)。像素時(shí)鐘定義了顯示像素信息的有效時(shí)間段。最小的刷新頻率是取決于顯示器的亮度和電子束的強(qiáng)度，實(shí)際頻率一般在 60～ 120Hz之間。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 12 下表 640 480，像素時(shí)鐘 25Mhz，刷新頻率 60Hz177。圖 明了每個(gè)時(shí)序的聯(lián)系。這些可編輯的元件可以用來獲得一些基本的邏輯門電路 (如 ,AND,XOR,NOT),或更復(fù)雜的組合功能 ,如解碼器或數(shù)學(xué)方程。系統(tǒng)設(shè)計(jì)者可以根據(jù)需要 ,通過編輯的邏輯連接 FPGA 內(nèi)部鏈接 ,就像一個(gè)電路測試板是放在一個(gè)芯片。 FPGA 在總體來說比 ASIC(專用集成芯片 )速度將會(huì)放緩 ,無法完成復(fù)雜的設(shè)計(jì) ,消耗更多的能量。 FPGA是在 PAL(Programmable Array Log2ic)， GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來，是一種具有豐富的可編程 I/O引腳、邏輯宏單元、門電路以及 RAM 空間的可編程邏輯器件 ,大概所有應(yīng)用了門陣列、 PLD 與中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA 和 CPLD器件。查找表 (LookUpTable)即 LUT,LUT 實(shí)際上是個(gè) RAM， 使 輸入信號(hào)的各種組合功能得以一定的次序?qū)懭?RAM中 ， 然后特定的函數(shù)運(yùn)算結(jié)果被輸出于輸入信號(hào)的作用下。一旦用戶采用原理圖或 HDL 語言描述一個(gè)邏輯電路時(shí) ， 邏輯電路的所有可能出現(xiàn)的結(jié)果都可被 FPGA 開發(fā)軟件自動(dòng)計(jì)算出 ,并且會(huì)把結(jié)果事先寫入 RAM， 為此 ,每當(dāng)輸入一個(gè)信號(hào)進(jìn)行了邏輯運(yùn)算也就同等于輸入一個(gè)地址進(jìn)行查表 ,找到地址相對(duì)應(yīng)得內(nèi)容 ， 然后輸 出 便可以。 表 4輸入與門對(duì)應(yīng)的 查找表 實(shí)際邏輯電路 LUT得實(shí)現(xiàn)方式 a,b,c,d,輸入 邏輯輸出 地址 RAM中存儲(chǔ)的內(nèi)容 0000 0 0000 0 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 14 0001 0 0001 0 …… 0 …… 0 1111 1 1111 1 因?yàn)檫M(jìn)行靜態(tài)存儲(chǔ)器 LUT 是主要生產(chǎn)過程 ,截止目前 ,絕大多數(shù)的 FPGA 是基于靜態(tài)存儲(chǔ)器的過程 ,在這個(gè)過程中靜態(tài)存儲(chǔ)器芯片電源開啟和關(guān)閉后信息將被丟失 ,必須需要額外的一個(gè)特殊的配置芯片 ,在通電的時(shí)候 ,通過特殊的配置芯片把數(shù)據(jù)加載在 FPGA,然后 FPGA 能夠正常工作 ,由于配置一個(gè)很短的一段時(shí)間里 ,不會(huì) 影響到系統(tǒng)正常工作。在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計(jì)，器件選擇等一些準(zhǔn)備工作。 圖 完整的 FPGA設(shè)計(jì)流程 QuartusII 軟件是 Altera 公司近年來提供的 FPGA 設(shè)計(jì)綜合集成開發(fā)環(huán)境，以下以QuartusII 軟件為例分析 FPGA 設(shè)計(jì)過程。 現(xiàn)階段 進(jìn)行 一項(xiàng) 大型工程 的 設(shè)計(jì) 時(shí) ， 通 常 采 用 得 設(shè)計(jì)方法是 HDL設(shè)計(jì)輸人法，它利于自頂向下設(shè)計(jì)以及模塊的劃分 及 復(fù)用，可移植性和通用性好，設(shè)計(jì)不 會(huì) 因 為 芯片的工藝 和 結(jié)構(gòu) 得 不同而變化， 便于 向 ASIC 移植。在 QuartusII 軟件中提供了兩種工具（ Simulator 和 Waveform Editor）便于進(jìn)行仿真。 經(jīng) 過仿真能 迅速 發(fā)現(xiàn)設(shè)計(jì) 上存在 的錯(cuò)誤，設(shè)計(jì)進(jìn)度 得于加快 ，設(shè)計(jì)的可靠性 得到大幅提高 。此外 QuartusII 中也能夠使用 [Analysis amp。 綜合后的仿真：其目的在于 檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致， 作綜合后的 仿真時(shí)，要 在 綜合仿真模型中反標(biāo)注綜合生成的標(biāo)準(zhǔn)延時(shí)格式 SDF(Standard Dela Format)文件， 可以 估計(jì) 出 門延時(shí) 所 帶來的影響。 現(xiàn)階段 主流 的 綜合工具 越來越趨近于 成熟， 相比而言，一般簡單的 設(shè)計(jì)， 假如 設(shè)計(jì)者 認(rèn)定 自己表述 明朗 ， 不存在綜合歧義 ， 如此便 可省略 此 步驟 。布局布線 為此過程中最重要的步驟 。布線 即指 FPGA 內(nèi)部里的各種連線資源被利用 ，并 根據(jù)布局的拓?fù)浣Y(jié)構(gòu)能符合要求正確連接每個(gè)元件的過程。常被用于發(fā)現(xiàn)不符合時(shí)序的約束條件或者器件的固有時(shí)序規(guī)則 (建立、保持時(shí)間等 )的時(shí)序違規(guī)狀況。 板級(jí)仿真及驗(yàn)證 ： 主要 選取 第三方的板級(jí)驗(yàn)證工具進(jìn)行仿真 和 驗(yàn)證，這些工具通過對(duì)設(shè)計(jì)的 IBIS,HSPICE 等模型的仿真，能 有效的 分析信號(hào) 在高速設(shè)計(jì)中是否 完整性 ， 電基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 16 磁 是否受 干擾 ， 等 其他 電路特性 。在 QuartusII 中主要是通過 Assemble(生成編程文件 )、 Programmer(建立包含設(shè)計(jì)所有器件名稱和選項(xiàng)的鏈?zhǔn)轿募?)、轉(zhuǎn)換編程文件等功能來支持這一步驟的。 出現(xiàn)于 80年代的后期。 VHDL 中文 簡稱 超高速集成電路硬件描述語言， 是一種集設(shè)計(jì)、仿真、綜合于一體的標(biāo)準(zhǔn)硬件描述語言，是對(duì)可編程邏輯器件進(jìn)行開發(fā)與設(shè)計(jì)的重要工具， 主要應(yīng)用 于 數(shù)字電路的設(shè)計(jì)。 現(xiàn)階段， 在中國 它主要是被 用在FPGA/CPLD/EPLD 的設(shè)計(jì)中。 VHDL主要 是被 用 來 描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 的程序結(jié)構(gòu) 中最大的 特點(diǎn) 就 是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可 是單個(gè) 元件， 單一 電路模塊或 一整個(gè) 系統(tǒng)）分成外部（ 即 可視部分及端口 )和內(nèi)部（ 即也視為 不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分 。 VHDL 系統(tǒng)設(shè)計(jì) 的基本點(diǎn) 便來源于 這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分 的概念。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 17 ◆ VHDL具有將大規(guī)模設(shè)計(jì)進(jìn)行分解和再次利用已有的設(shè)計(jì)功能得益于其語句的行為描述能力和程序結(jié)構(gòu)。 ◆ 任何確定性的設(shè)計(jì)若使用 VHDL，其邏輯綜合和優(yōu)化等過程都可用 EDA工具進(jìn)行，優(yōu)點(diǎn)于 EDA工具能自動(dòng)把 VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 Quartus II 簡介 Max+plus II作為 Altera的上一代 PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Quartus II 是 Altera公司 繼 Max+plus II之后開發(fā)的一種針對(duì)其公司生產(chǎn)的系列 CPLD/PGFA器件 的綜合性開發(fā)軟件 ， 它的版本不斷升級(jí)，從 ，這里介紹的是 ，該軟件有如下幾個(gè)顯著的特點(diǎn)： 此軟件擁有 友好的界面，使用便捷，功能強(qiáng)大，當(dāng)中可編程邏輯設(shè)計(jì)環(huán)境采用完成集成化，是先進(jìn)的 EDA工具軟件。 Quartus II能夠 在 多系統(tǒng) 上使用， 為用戶的設(shè)計(jì)方式提供了完善的圖形界面。 Quartus II 支持 Altera 公司的 MAX3000A 系列、 MAX7000 系列、 MAX9000 系列、 ACEX1K系列、 APEX20K 系列、 APEXII 系列、 FLEX6000 系列、 FLEX10K 系列， 支持 MAX7000/MAX3000等乘積項(xiàng)器件 。支持 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，用戶 可 利用 充分 成熟的模塊，簡化了復(fù)雜性 的設(shè)計(jì)步驟 、設(shè)計(jì)速度 明顯加快 。 其 良好 的 支持第三方 EDA 工具 ，讓 用戶 能夠 使用 自己了解 的第三放 EDA 工具 ，并應(yīng)用于 設(shè)計(jì)流程的各個(gè)階段。 Quartus 平臺(tái) 與縱多的 EDA 供應(yīng)商 所 開發(fā) 的 工具 能 相兼容。 基于 FPGA 的 VGA 圖像顯示控