【正文】 個過程的計(jì)算機(jī)上自動處理完成。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都 可能涉及到 EDA 技術(shù)。 (2)采用硬件描述語言進(jìn)行設(shè)計(jì) 采用硬件描述語言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前 EDA 技術(shù)的另一個特征。采用 HDL 語言設(shè)計(jì)的突出優(yōu)點(diǎn)是：語言的公開性和利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的 描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用，交流，保存和修改等。 （ 3）開放性和標(biāo)準(zhǔn)化 現(xiàn)代 EDA工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個 EDA 系統(tǒng)只要建立了一個符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具儀器進(jìn)行設(shè)計(jì)工作。 EDA 的應(yīng)用 隨著電子技術(shù)的發(fā)展，可編程邏輯器件和 eda 技術(shù)已廣泛應(yīng) 用于通信、工業(yè)自動化、智能儀表、圖像處理、計(jì)算機(jī)等領(lǐng)域。 EDA 技術(shù)的發(fā)展和推廣應(yīng)用極大地推動了電子工業(yè)的發(fā)展。 EDA 教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個技術(shù)熱點(diǎn)， EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項(xiàng)技術(shù)。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗(yàn)板被放在了一個芯片里。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。廠商也可能會提供便宜的但是編輯能力差的 FPGA。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 CPLD 和 FPGA 包括了一些相對大數(shù)量的可以編輯邏輯單元。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。一個因此有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 FPGA 的基本特點(diǎn) 1）采用 FPGA 設(shè)計(jì) ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL 語言及程序概述 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 VHDL 主要 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。在設(shè)計(jì)語言中，由于 VHL和 Verilog HDL 是目前通用的設(shè)計(jì)語言，在設(shè)計(jì)大系統(tǒng)時，不夠方便直觀，所以需要進(jìn)一步完善。 VHDL 語言的特點(diǎn) VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。同時 , 它還具有多層次的電路設(shè)計(jì)描述功能。 VHDL 語言 設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 (3) VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn) 行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 8 (5) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 VHDL 語言程序的基本結(jié)構(gòu) 實(shí)體（ Entity 結(jié)構(gòu)體 (Architecture) 包集合 (Package)配 (Configuration) 庫(Library) 狀態(tài)機(jī)的簡介 關(guān)于狀態(tài)機(jī)的一個極度確切的描述是它是一個有向圖形，由一組節(jié)點(diǎn)和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成。每個事件都在屬于“當(dāng)前” 節(jié) 點(diǎn)的轉(zhuǎn)移函數(shù)的控制范圍內(nèi)，其中函數(shù)的范圍是節(jié)點(diǎn)的一個子集。這些節(jié)點(diǎn)中至少有一個必須是終態(tài)。包含一組狀態(tài)集（ states）、一個起始狀態(tài)（ start state）、一組輸入符號集（ alphabet）、一個映射輸入符號和當(dāng)前狀態(tài)到下一狀態(tài)的轉(zhuǎn)換函數(shù)（ transition function）的計(jì)算模型。它要改變到新的狀態(tài)，依賴于轉(zhuǎn)換函數(shù)。 傳統(tǒng)應(yīng)用程序的控制流程基本是順序的：遵循事先設(shè)定的邏輯，從頭到尾地執(zhí)行?！懊钚袑?shí)用程序”是這種傳統(tǒng)應(yīng)用程序的典型例子。具體需要執(zhí)行的代碼取決于接收到的事件， 或者它 相對于其他事件的抵達(dá)時間。事件驅(qū)動的 GUI 應(yīng)用程序是這種應(yīng)用程序的典 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 9 型例子，它們由命令和選擇（也就是用戶造成的事件）來驅(qū)動。但是， GUI 應(yīng)用程序?qū)τ诮邮盏降氖录杂幸欢ǔ潭鹊目刂?，因?yàn)檫@些事件要依賴于向用戶顯示的窗口和控件，而窗口和控件是由程序員控制的。 顯然，必須采取不同的技術(shù)來處理這些情況。有限狀態(tài)機(jī)正是為了滿足這方面的要求而設(shè)計(jì)的。具體采取的操作不僅能取決于接收到的事件，還能取決于各個事件的相對發(fā)生順序。為一個事件而響應(yīng)的行動不僅取決于事件本身，還取決于機(jī) 器的內(nèi)部狀態(tài)。這樣一來，任何邏輯都可建模成一系列事件 /狀態(tài)組合。這樣的歸納，主要是出于對狀態(tài)機(jī)的內(nèi)在因果關(guān)系的考慮。詳解如下： ①現(xiàn)態(tài)：是指當(dāng)前所處的狀態(tài)。當(dāng)一個條件被滿足，將會觸發(fā)一個動作，或者執(zhí)行一次狀態(tài)的遷移。動作執(zhí)行完畢后，可以遷移到新的狀態(tài)，也可以仍舊保持原狀態(tài)。 ④次態(tài)：條件滿足后要遷往的新狀態(tài)。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 10 第 3 章 設(shè)計(jì)功能與要求 電梯簡要說明 利用 VHDL 語言完成一個 3 層自動升降的電梯的控制電路，控制電路遵循方向優(yōu)先原則控 制電梯完成多層的載客服務(wù)，同時指示電梯運(yùn)行情況和電梯所在樓層 。 設(shè)有電梯運(yùn)行模式（上、下）標(biāo)識和當(dāng)前所在樓層標(biāo)識。程序根據(jù)電梯當(dāng)前位置和使用者所在樓層以及進(jìn)入電梯后的要求控制運(yùn)行狀態(tài)。 電梯控制器的設(shè)計(jì)思路 本系統(tǒng)的主要輸入有電梯外上下控制按鈕 Button（其中 Button(0)表示一樓電梯外上升請求， Button(1)表示二樓電梯外上升請求， Button(2)表示二樓電梯外下降請求， Button(3)表示三樓電梯外下降請求 ）；電梯內(nèi)到達(dá)樓層控制按鈕 floor（其中 floor(0)表示請求到達(dá)一層， floor(1)表示請求到達(dá)二層， floor(2)表示請求到達(dá)三層）。 系統(tǒng)主要通過當(dāng)前所在樓層以及運(yùn)行狀態(tài)、后續(xù)請求判斷運(yùn)行方式。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 11 當(dāng)電梯處在第二層時，若系統(tǒng)收到二層電梯外上下樓請求只做開門響應(yīng)；若收到三層電梯外下樓或二層電梯內(nèi)到達(dá)三層請求，則做上樓響應(yīng)、開門；若收到一層電梯外上樓或二層電梯內(nèi)到達(dá)一層請求，則做下樓樓響應(yīng)并開門；其他請求不響應(yīng)。 若電梯正處在上升狀態(tài)中收到外部請求，則只響應(yīng)比當(dāng)前所在樓層高的樓層的請求，到達(dá)需要到達(dá)最高樓層時再響應(yīng)低層請求。 電梯處于各樓層是的分析 處于一樓時，不管是電梯內(nèi)或電梯外，電梯都只可能接收到上升的請求信號。 處于二樓時，電梯則可能出現(xiàn)三種情況： ，電梯則停留在當(dāng)前樓層。 ，進(jìn)入預(yù)下降狀態(tài)。此時，電梯就進(jìn)入預(yù)下降狀態(tài)，準(zhǔn)備作下降運(yùn)行。如圖所示： 圖 31 處于一樓 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 12 圖 32 處于二樓 圖 33 處于三樓 電梯的運(yùn)行規(guī)則確立后，需對整個控制程序的設(shè)計(jì)做一個流程規(guī)范。根據(jù) VHDL 語言的規(guī)則，程序必須由最基本的實(shí)體和結(jié)構(gòu)體構(gòu)成。因此程序運(yùn)行需經(jīng)過以下流程： VHDL 庫調(diào)用：確立控制器的端口及相關(guān)的寄存器；根據(jù)電梯運(yùn)行規(guī)則，設(shè)計(jì)相關(guān)運(yùn)行描述；對電梯內(nèi)信號進(jìn)行處理。 二樓電梯外人的下降請求信號（ Button[2]），三樓電梯外人的下降請求信號（ Button[3]）； 電梯內(nèi)人請求到達(dá)一樓的信號（ fllor[0]），電梯內(nèi)人請求到大二樓的信號（ floor[1]），電梯內(nèi)人請求到大三樓的信號（ floor[2]）； 電梯控制信號（ opendoor）； 電梯所在樓層顯示（ position[3..0]）； 電梯 開門狀態(tài)（ door）； 電梯上下指示（ updown） ； 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 14 三層電梯的電路總圖 圖 35 電路總圖 三層電梯的引腳分配 圖 36 引腳分配 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 15 第 4 章 仿真結(jié)果與說明 圖 41 圖 41 是基本基本功能仿真，使用者在一層電梯外按下上升（ Button(0)=1）按鈕，隨后開門（ door=1）。 圖 42 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 16 圖 42是基本記憶功能仿真，電梯處于初始一層關(guān)門狀態(tài)。然而在上升到二樓時一層外有人按下上樓按鈕。 圖 43 圖 43表明在電梯上升過程中可以接收較高樓層的要求。在電梯上升但未到達(dá)二層時，二層外有人按下上樓（ Button(1)=1）請求，因此當(dāng)電梯到達(dá)二層（ position=2）后停止并開門，待二層使用者進(jìn)入后再完成第一個使用者 的請求到達(dá)三層。有兩人先后按下二層上按鈕（ Button(1)=1），此時電梯從一層上升至二層并開門。需要注意的是，本次實(shí)驗(yàn)第二個使用者在二層外的按鍵是錯誤的，因?yàn)樗竭_(dá)一層應(yīng)該按下二層下按鈕（ Button(2)=1），然而他卻錯誤的按下 了二層上按鈕（ Button(1)=1）。 圖 45和圖 312都是綜合仿真實(shí)驗(yàn)。首先一外層有人提出上升（ Button(0)=1）請求并按下上升到三層（ floor(2)=1）按鍵，電梯上升過程中二層外分別有人按下上升（ Button(1)=1）和下降（ Button(2)=1）的按鈕，同時三層外有人按下下降（ Button(3)=1）按鈕。電梯隨即到達(dá)三層，三層使用者進(jìn)入后也沒有按下任何到達(dá)樓層按鈕，此時電梯響應(yīng)此前按下二層下降按鈕的使用者的請求再次下降到二層。當(dāng)電梯回到一層的瞬間三層外又有人按下下降按鈕（ Button(3)=1），此時電梯在一層做短暫停留后再次回到三層，三層使用者進(jìn)入后按下到達(dá)一層按鈕（ floor(0)=1），電梯再次回到一層。 實(shí)驗(yàn)難點(diǎn)和創(chuàng)新 本實(shí)驗(yàn)狀態(tài)較為復(fù)雜，狀態(tài)中嵌套狀態(tài)，狀態(tài)圖的繪制比較困難。 外部請求按鍵較多，電梯在上升過程中只能響應(yīng)高于其當(dāng)前所在樓層的請求，反之在下降過程中只能響應(yīng)低于其當(dāng) 前所在樓層的請求。圖 45和圖 46 對此功能進(jìn)行了仿真。 使用者在電梯內(nèi)外提出的請求不一致，例如圖 45中進(jìn)行仿真的情況。對于這種情況，系統(tǒng)認(rèn)定使用者進(jìn)入電梯后提出的請求為最終請求?？梢愿鶕?jù)要求打印出各項(xiàng)指標(biāo)參數(shù)和曲線圖及仿真圖，且重復(fù)一次性好。降低了開發(fā)成本，這中設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重的作用。在設(shè)計(jì)過程中我們首先把整個電梯設(shè)計(jì)根據(jù)功能分成若干個功能模塊，然后理清個模塊的時序，一以便將各個功能模塊綜合在一起 ,能夠公用書籍總線，使其能正常工作不受干擾，有些程序在仿真的時候 其時序是完全正確的，但是當(dāng)程序下載到芯片上之后就會發(fā)現(xiàn)錯誤了。因此編程時要注意在選芯片之前，要先將計(jì)算出的數(shù)據(jù)信號先放