【正文】 式中 n1——同步轉(zhuǎn)速（ ） minrf1 ——定子頻率 （Hz） np——磁極對數(shù) 而異步電動機的軸轉(zhuǎn)速為： n=n1(1s)=)1(60snfp?式中ｓ——異步電動機的轉(zhuǎn)差率， 改變異步電動機的供電頻率，可以改變其同步轉(zhuǎn)速，實現(xiàn)調(diào)速運行。對異步電機進行調(diào)速控制時，希望電動機的主磁通保持額定不變。異步電動機的氣隙磁通（主磁通）是定、轉(zhuǎn)子合成磁勢產(chǎn)生的，下面說明怎樣才能使氣隙磁通保持恒定。Wb由上式可見，Φm 的值是由 和 共同決定的，對 和 進行1Ef1Ef適當?shù)目刂?，就可以使氣隙磁場?Φm 保持額定不變。交—交變頻器可將工頻交流直接變換成頻率、電壓均可控制的交流，又稱直接式變頻器。我們的目的是研究通用變頻器，所以主要研究交—直—交變頻器，以下簡稱變頻器。 圖 23 變頻器的基本構(gòu)成11主回路：是因為異步電動機提供調(diào)壓、調(diào)頻電源的電力變換部分?？刂苹芈罚簽橹骰芈诽峁?V/F 協(xié)調(diào)控制指令信號的回路，由頻率、電壓的運算回路、主回路的電壓/電流檢測回路、控制信號放大的驅(qū)動電路以及逆變器和電動機的保護回路組成。對于恒負載的調(diào)速系統(tǒng)且如果生產(chǎn)機構(gòu)對調(diào)速系統(tǒng)的靜、動態(tài)性能要求不高，可以采用轉(zhuǎn)速開環(huán)恒壓頻比（V/F=C）的控制系統(tǒng)，其結(jié)構(gòu)簡單、成本低，且容易控制。微電腦（或稱微處理機）在電梯控制系統(tǒng)中得到廣泛的應(yīng)用，從而代替了數(shù)量眾多的繼電器、接觸器控制系統(tǒng)。采用 VerilogHDL硬件語言進行電子電路的設(shè)計,其特點是以軟件工具為核心,通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計、電路分析(邏輯功能仿真)、糾錯和驗證、自動布局布線、時序仿真(布線延遲分析)等各項測試工作,最后通過綜合器和適配器生成最終的目標器件,從而實現(xiàn)電子電路的自動化設(shè)計。無論何種電梯，無論其運行速度有多大，自動化程度有多高，電梯的電氣自動控制系統(tǒng)所要達到的目標是相類同的。 電梯控制回路設(shè)計 Verilog HDL 及其特點電子系統(tǒng)的設(shè)計主要有原理圖輸入法和硬件描述語言設(shè)計兩種方式。但圖形設(shè)計方式要求設(shè)計工具提供必要的元件庫，以供調(diào)用。同時，如果所設(shè)計的系統(tǒng)的規(guī)模比較大，或設(shè)計軟件不能提供設(shè)計者所需要的庫單元時，這種方法就顯得很受限制了。硬件描述語言（HDL，Hardware Description Language）是一種用文本形式來描述和設(shè)計電路的語言。這種設(shè)計方法已經(jīng)被普遍采用。到 20 世紀 80 年代時，已出現(xiàn)了數(shù) 10 種硬件描述語言，他們對設(shè)計自動化起了促進和推動的作用。進入 80 年代后期，硬件描述遠向著標準化、集成化的方向發(fā)展。 Verilog HDL 的 特 點Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation14公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言，那時它只是一種專用語言，由于他們的模擬、仿真器的產(chǎn)品應(yīng)用廣泛使用 Verilog HDL 作為一種便于使用的且實用的語言逐漸為眾多設(shè)計者所接受。Verilog HDL 適合算法級、寄存器傳輸級、門級和版圖級等各個層次的設(shè)計和描述。用Verilog HDL 進行設(shè)計還具有工藝無關(guān)性，這使得工程師在功能設(shè)計、邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，而只需根據(jù)系統(tǒng)設(shè)計的要求，施加不同的約束條件，即可設(shè)計出實際電路。MAX+Plus II是一個完全集成化、易學易用的可編程邏輯設(shè)計環(huán)境，它可以在多平臺上運行，其圖形界面豐富，加上完整的、可即使訪問的在線文檔，是設(shè)計人員可以輕松的掌握軟件的使用。這次的設(shè)計應(yīng)用的為 Verilog HDL。（1）建立設(shè)計項目，創(chuàng)建設(shè)計文件；（2）輸入設(shè)計文本并保存；（3）對 HDL 文件進行編譯，檢查句法錯誤并修改；（4）進行功能仿真，如有錯誤，則修改源文件；（5）對設(shè)計指定器件并適配；（6）進行時序仿真，如有錯誤，修改源文件；（7）若以上步驟全通過的話，可進行下載或其他操作。VerilogHDL 的程序如下： 緊急停靠模塊Module jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8)。output o1,o2,o3,o4,o5,o6,o7,o8,door。reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf。always(posedge clk)beginif(xf)nf=1。b0001) begin door=1。 end else begin19 fl=fl1。{o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。屬于電梯安全工作范圍的要求控制范圍，當在轎外按按下此按鈕，控制系統(tǒng)給出高電平，此控制模塊的優(yōu)先級高于其他控制模塊，此按鈕按下程序直接執(zhí)行該程序，關(guān)閉轎門，電梯直接運行到第一層，期間的任何呼叫都不響應(yīng)。然后選擇菜單“File”→“Project” →“Set Project to Current File”將該文本設(shè)為當前項目，如圖 34。編譯設(shè)定:HDL 文件輸入后，即可啟動編譯程序來編譯項目。在編譯前應(yīng)完成以下操作：（1）為設(shè)計指定器件，并鎖定引腳；（2）選擇設(shè)計規(guī)則檢查；（3）設(shè)定全局邏輯綜合有關(guān)選項；（4）設(shè)置全局定時要求；（5）打開功能仿真器或定時模擬器、網(wǎng)表文件提取器；（6） 文件中報告內(nèi)容。圖 35點擊“Start”啟動編譯，如無錯誤，會顯示如圖 36 所示。如果有錯誤產(chǎn)生，選中該錯誤信息，然后按下Locate 按鈕可自動定位錯誤，也可雙擊該錯誤信息來實現(xiàn)。編譯完成后，那些由編譯起產(chǎn)生的代表輸出文件的圖標將會出現(xiàn)在各模塊框的下面，可通過雙擊適當?shù)奈募D標來打開這些文件。（2）面向其他 EDA 工具的輸出文本，如 EDIF 文件等。（4）器件編程文件：如用于 CPLD 文件、用于 FPGA 文件等。建立波形圖時，要將程序中所涉及到的各個結(jié)點都導入到波形圖中，才能使仿真正常進行，點擊菜單欄中的“Node”中的“Eeter Nodes from CNF……”會出現(xiàn)圖 38 所示，點擊對話框中的 “List”，在左邊的框中會出現(xiàn)程序中所有涉及到的結(jié)點，然后點擊對話框中的“=”，將所有的結(jié)點都移右邊的框中，再點擊“OK” ，所有的結(jié)點就都移至波形仿真環(huán)境下了。24圖 38圖 39當所有的結(jié)點都導入后，根據(jù)程序中的要求，將輸入結(jié)點進行賦值，點擊下圖所示中的“ ”可以對輸入結(jié)點進行時鐘賦值，起始值25可以自己設(shè)定；“ ”是進行任意賦值，還有其他的圖標，可根據(jù)需要來選擇。點擊“Start”進行仿真，無錯誤后會有圖 311 所示 圖 31026圖 311點擊“Open SCF”，就會出現(xiàn)仿真圖了，如圖 312 所示圖 312當緊急按鈕按下，電梯門立即關(guān)閉樓層顯示信號一直從當前樓層依次降到一樓，程序直到電梯運行到一樓為止，在此期間其他的呼叫均不響應(yīng)。27圖 313生成如下： 主控模塊的設(shè)計此部分模塊包括請求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。28圖 314此部分的 Verilog HDL 的程序如下所示：module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1)。output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。reg[8:1] des。reg[3:0] low,high,f1。o2。o4。o6。o8:樓層及請求信號狀態(tài)顯示；door:開門指示信號；f1:送數(shù)碼管顯示的當前樓層數(shù)以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號。并實現(xiàn)呼叫信號記憶。if(low1||low==439。endif(d2)begin 29des[2]=1。amp。b000000)high=2。b0000amp。!d1)low=3。if(high3amp。{d4,d5,d6,d7,d8}==539。if((low3||low==439。amp。b00)low=3。if(high4amp。{d5,d6,d7,d8}==439。if((low4||low==439。amp。b000)low=4。if(high5amp。{d6,d7,d8}==339。if((low5||low==439。amp。b0000)low=5。if(high6amp。{d7,d8}==239。if((low6||low==439。amp。b00000)low=6。if(high7amp。!d8)high=7。b0000)amp。{d1,d2,d3,d4,d5,d6}==639。endif(d8)begin des[8]=1。end(2)關(guān)門時間控制 電梯開門 5s 后,電梯門自動關(guān)閉，電梯繼續(xù)運行。b101)begincount=0。if(low==f1)low=439。if(high==f1)