【文章內(nèi)容簡介】 合和優(yōu)化 為了能更好地支持自頂向下的設(shè)計(jì)方法，現(xiàn)代的 EDA 工具能夠在系統(tǒng)進(jìn)行綜合和優(yōu)化，這樣就縮短了設(shè)計(jì)的周期，提高了設(shè)計(jì)效率。 (2)采用硬件描述語言進(jìn)行設(shè)計(jì) 采用硬件描述語言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前 EDA 技術(shù)的另一個(gè)特征。與傳統(tǒng)的原理圖設(shè)計(jì)方法相比， HDL 語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。采用 HDL 語言設(shè)計(jì)的突出優(yōu)點(diǎn)是：語言的公開性和利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的 描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用，交流，保存和修改等。目前最常用的硬件描述語言有 VHDL 和 Verilog HDL,它們都已經(jīng)成為 IEEE 標(biāo)準(zhǔn)。 （ 3）開放性和標(biāo)準(zhǔn)化 現(xiàn)代 EDA工具普遍采用標(biāo)準(zhǔn)化和開放性框架結(jié)構(gòu)，任何一個(gè) EDA 系統(tǒng)只要建立了一個(gè)符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具儀器進(jìn)行設(shè)計(jì)工作。這樣就可以實(shí)現(xiàn)各種 EDA 工具的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。 EDA 的應(yīng)用 隨著電子技術(shù)的發(fā)展，可編程邏輯器件和 eda 技術(shù)已廣泛應(yīng) 用于通信、工業(yè)自動化、智能儀表、圖像處理、計(jì)算機(jī)等領(lǐng)域。 EDA(ElectronincDesign Automation,電子設(shè)計(jì)自動化 )技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法。 EDA 技術(shù)的發(fā)展和推廣應(yīng)用極大地推動了電子工業(yè)的發(fā)展。隨著 EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計(jì)幾乎全部可以依靠計(jì)算機(jī)來完成，這樣就大大縮短了硬件電子電路設(shè)計(jì)的周期，從而使制造商可以快速開發(fā)出品種多、批量小的產(chǎn)品，以滿足市場的眾多需求。 EDA 教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個(gè)技術(shù)熱點(diǎn)， EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項(xiàng)技術(shù)。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 5 FPGA 的簡介及特點(diǎn) 背景 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件 例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會提供便宜的但是編輯能力差的 FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn) 移到一個(gè)類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 CPLD 與 FPGA 的關(guān)系 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 包括了一些相對大數(shù)量的可以編輯邏輯單元。 CPLD 邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的 延遲時(shí)間和邏輯單元對連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 FPGA 工作原理 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 6 Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn) 1）采用 FPGA 設(shè)計(jì) ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件 之一。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 因此， FPGA 的使用非常靈活。 VHDL 語言及程序概述 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 主要 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語言的 發(fā)展 在集成電路制造工藝的發(fā)展的過程中，微電子設(shè)計(jì)工藝已經(jīng)達(dá)到了深亞微米時(shí)石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 7 代，在 EDA 設(shè)計(jì)中主要有軟硬件協(xié)作設(shè)計(jì)的要求，現(xiàn)有的工具支持 SOC設(shè)計(jì)尚有難度，迫切需要提高設(shè)計(jì)能力。在設(shè)計(jì)語言中，由于 VHL和 Verilog HDL 是目前通用的設(shè)計(jì)語言，在設(shè)計(jì)大系統(tǒng)時(shí)，不夠方便直觀，所以需要進(jìn)一步完善。 電子產(chǎn)品隨著技術(shù)的進(jìn)步，更新?lián)Q代日新月異，而掌握電子產(chǎn)品開發(fā)研制的動力源 — EDA 技術(shù)，是我們國家工程技術(shù)人員不可推卸的責(zé)任，因?yàn)橹袊脑O(shè)計(jì)公司大多還處在發(fā)展的初級階段，所使用的設(shè)計(jì)工具都是幾年前國外的主流工具。 VHDL 語言的特點(diǎn) VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí) , 它還具有多層次的電路設(shè)計(jì)描述功能。此外 ,VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言 設(shè)計(jì)方法靈活多樣 , 既支持自頂向下的設(shè)計(jì)方式 , 也支持自底向上的設(shè)計(jì)方法 。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 (2) VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標(biāo) 準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (3) VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個(gè)硬件電路的 VHDL 語言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺移植到另一個(gè)工作平臺上去執(zhí)行。 (4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時(shí) , 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn) 行電路設(shè)計(jì)的優(yōu)化 , 而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 8 (5) VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級電路開始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開發(fā)周期。 VHDL 語言程序的基本結(jié)構(gòu) 實(shí)體（ Entity 結(jié)構(gòu)體 (Architecture) 包集合 (Package)配 (Configuration) 庫(Library) 狀態(tài)機(jī)的簡介 關(guān)于狀態(tài)機(jī)的一個(gè)極度確切的描述是它是一個(gè)有向圖形，由一組節(jié)點(diǎn)和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成。狀態(tài)機(jī)通過響應(yīng)一系列事件而“運(yùn)行”。每個(gè)事件都在屬于“當(dāng)前” 節(jié) 點(diǎn)的轉(zhuǎn)移函數(shù)的控制范圍內(nèi)，其中函數(shù)的范圍是節(jié)點(diǎn)的一個(gè)子集。函數(shù)返回“下一個(gè)”（也許是同一個(gè)）節(jié)點(diǎn)。這些節(jié)點(diǎn)中至少有一個(gè)必須是終態(tài)。當(dāng)?shù)竭_(dá)終態(tài)， 狀態(tài)機(jī)停止。包含一組狀態(tài)集（ states）、一個(gè)起始狀態(tài)（ start state）、一組輸入符號集（ alphabet）、一個(gè)映射輸入符號和當(dāng)前狀態(tài)到下一狀態(tài)的轉(zhuǎn)換函數(shù)（ transition function）的計(jì)算模型。當(dāng)輸入符號串，模型隨即進(jìn)入起始狀態(tài)。它要改變到新的狀態(tài)，依賴于轉(zhuǎn)換函數(shù)。在有限狀態(tài)機(jī)中，會有有許多變量，例如，狀態(tài) 機(jī)有很多與動作（ actions） 轉(zhuǎn)換 (Mealy 機(jī) )或狀態(tài)（摩爾機(jī)）關(guān)聯(lián)的動作，多重起始狀態(tài)，基于沒有輸入符號的轉(zhuǎn)換，或者指定符號和狀態(tài)（非定有 限狀態(tài)機(jī)）的多個(gè)轉(zhuǎn)換，指派給接收狀態(tài)（識別者）的一個(gè)或多個(gè)狀態(tài)，等等。 傳統(tǒng)應(yīng)用程序的控制流程基本是順序的：遵循事先設(shè)定的邏輯，從頭到尾地執(zhí)行。很少有事件能改變標(biāo)準(zhǔn)執(zhí)行流程；而且這些事件主要涉及異常情況?！懊钚袑?shí)用程序”是這種傳統(tǒng)應(yīng)用程序的典型例子。 另一類應(yīng)用程序由外部發(fā)生的事件來驅(qū)動 —— 換言之，事件在應(yīng)用程序之外生成，無法由應(yīng)用程序或程序員來控制。具體需要執(zhí)行的代碼取決于接收到的事件， 或者它 相對于其他事件的抵達(dá)時(shí)間。所以，控制流程既不能是順序的，也不能是事先設(shè)定好的，因?yàn)樗蕾囉谕獠渴录?。事件?qū)動的 GUI 應(yīng)用程序是這種應(yīng)用程序的典 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 9 型例子，它們由命令和選擇（也就是用戶造成的事件）來驅(qū)動。 Web 應(yīng)用程序由提交的表單和用戶請求的網(wǎng)頁來驅(qū)動，它們也可劃歸到上述類 別。但是， GUI 應(yīng)用程序?qū)τ诮邮盏降氖录杂幸欢ǔ潭鹊目刂?，因?yàn)檫@些事件要依賴于向用戶顯示的窗口和控件，而窗口和控件是由程序員控制的。 Web 應(yīng)用 程序則不然，因?yàn)橐坏┯脩舨扇〔辉陬A(yù)料之中的操作（比如使用瀏覽器的歷史記錄、手工輸入鏈接以及模擬一次表單提交等等），就很容易打亂設(shè)計(jì)好的應(yīng)用程序邏輯。 顯然，必須采取不同的技術(shù)來處理這些情況。它能處理任何順序的事件，并能提供有意義的響應(yīng) —— 即使這些事件發(fā)生的順序和預(yù)計(jì)的不同。有限狀態(tài)機(jī)正是為了滿足這方面的要求而設(shè)計(jì)的。 有限狀態(tài)機(jī)是一種概念性機(jī)器，它能采取某種操作來響應(yīng)一個(gè)外部事件。具體采取的操作不