【正文】 A)， 其結(jié)構(gòu)中帶嵌入式存儲塊 EAB，部分型號帶 PLL， 且每個嵌入式存儲塊 EAB 的容量均為 4KB?；?LUT 的邏輯對數(shù)據(jù)路徑管理、寄存器強度、數(shù)學計算或數(shù)字信號處理 DSP 的設(shè)計提供優(yōu)化的性能和效率，而 EAB 可實現(xiàn) RAM、 ROM、 雙口 RAM 或 FIFO 功能。基于可重構(gòu) CMOS SRAM 單元 ， ACEX1K 結(jié)構(gòu)具有實現(xiàn)一般門陣列宏功能需要的所有特征，相應的多引腳 提供 與系統(tǒng)元器件的有效接口。 每個 ACEXIK 器件包含一個實現(xiàn)存儲 器及特殊邏輯功能的增強型嵌入式陣列和一個實現(xiàn)一般邏輯的邏輯陣列。邏輯陣列由邏輯陣列塊 LAB 組成，八個可編程邏輯塊，如八位計數(shù)器、地址譯碼器或狀態(tài)機，或跨 LAB 進行組合以建立更大的邏輯塊。 圖 EP1K30TC1443 芯片 本系統(tǒng)就是選用 了 ALTERA 公司的 ACEX1K 系列的 EP1K30TC1443 芯 片 ， 它具有 144 個引腳，其中 102 個 I/O 通信口。 引腳 的配置及功能 分配情況 如下： 9 引腳號 引腳名稱 功能 10,13,18,20 PIO2,4,6,8 電阻網(wǎng)絡(luò) R0~R3 22,26,28,30 PIO10,12,14,16 電阻網(wǎng)絡(luò) G0~G3 32,36,38,41 PIO18,20,22,24 電阻網(wǎng)絡(luò) B0~B3 87,89,91,95,97, 110,112,114,117,119 PIO40,42,44,46,48, 78,74,72,70,68 ADV7123 R9~R0 9,12,17,19,21,23,27,29,31,33 PIO1,3,5,7,9,11,13,15,17,19 ADV7123 G9~G0 37,39,42,65,68,70,73,79,81,83 PIO21,23,25,26,28,30,32,34,36,38 ADV7123 B9~B0 72,67,111,116,14,141,8,11,113, 109,78,69,143,118,138,140,137,7 PIO31,27,75,71,77,63,0,76,73, 79,33,29,66,69,61,62,60,67 W27C0270 地址線A0~A17 82,88,92,98,96,90,86,80 PIO37,41,45,49,47,43,39,35 W27C0270 數(shù)據(jù)線Q7~Q0 142 PIO64 行 同步信號 HS 143 PIO65 場同步信號 VS 126 CLOCK0 外部時鐘信號 表 引腳配置功能表 另外， EP1K30TC1443 芯 片中的 TCK、 TDO、 TMS、 nSTA、 TDI 信號是與 JTAG下載口 相連的， 在 JTAG 下載模式下， Quartus Ⅱ 可以對 EP1K30TC1443 進行編程 、配置 。本次設(shè)計中，我 們 選擇的是 50MHz 的有源晶振 。 第 2． 3 節(jié) 電源模塊 本系統(tǒng)中 由外部提供 5V電源， 5V電源使用圓頭插座的封裝，可以直接用 5V的電源變壓器插上使用。 一個 5V電壓轉(zhuǎn) 為 ， 5V電壓轉(zhuǎn) 為 ， 5V電壓轉(zhuǎn) 為 。 電源的 外圍加上一些濾波電容， 對 FPGA電源進行濾波 ， 電源指示燈用來 顯示電源 工作 是否正常 。 11 一、 實驗箱 D/A 轉(zhuǎn)換電路 根據(jù)運用 VHDL 語言軟件設(shè)計的要求， 實驗箱中的 D/A 轉(zhuǎn)換 模塊 是一片 74LS245（八同向三態(tài)總線收發(fā)器）， 實現(xiàn)了 8 種顏色顯示的功能。 利用實驗箱對程序進行驗證，我設(shè)計了一個白色的小 圓球，半徑為 30 個像素點，使其能夠在整個 CRT 顯示器上水平運動，一行運動結(jié)束后進入下一行，循環(huán)往復 。 二、 電阻分壓網(wǎng)絡(luò) 在拓展 系統(tǒng)中， 方案 一 在 D/A轉(zhuǎn)換電路部分設(shè)計了一個以電阻 進行分壓的 網(wǎng)絡(luò)，將輸入的數(shù)字信號轉(zhuǎn)換為模擬信號，并復合行、場同步信號，一起送入 VGA接口電路輸出。此方案中， 三路 R、 G、 B 數(shù)字信號各對應一組電阻，每組電阻由 4 個 2K? 電阻， 4個 1K? 電阻 組成。 每組分壓網(wǎng)絡(luò)的等效電路 是相同的， 下圖 為 R 信號的等效電路圖 ： 12 圖 分壓網(wǎng)絡(luò) R 信號等效電路 G、 B 信號的等效電路與 R 信號相同， 三路數(shù)字信號分壓情況見下表： 0000 0 1111 1 0001 8/15 1110 7/15 0010 4/15 1101 11/15 0011 12/15 1100 3/15 0100 2/15 1011 13/15 0101 10/15 1010 5/15 0110 6/15 1001 9/15 0111 14/15 1000 1/15 表 4 位輸入信號分壓結(jié)果表 根據(jù)原理圖的典型接法，將 三路 R[0..3]、 G[0..3]、 B[0..3]數(shù)字信號共 12 位接入電阻分壓網(wǎng)絡(luò)，最終將 R、 G、 B 送入 VGA 的 3 接口。它是美國 ANALOG DEVICES公司生產(chǎn)的一種可以產(chǎn)生視頻的數(shù)字 /模擬轉(zhuǎn)換器件。它的輸入由 3個高速的 10位標準TTL電平的 RGB信號，輸出為高抗阻的模擬信號 ， 具有 330MHz的最大采樣速度 。 下圖 是 VGA顯示終端接口硬件設(shè)計原理圖 ， 通過 ADV7123產(chǎn)生三路模擬 信號 輸出 ，同時結(jié)合行 、 場同步信號完成圖像的顯示 。其中數(shù)據(jù)信號由 R、 G、 B三部分組成，每部分各用 10位數(shù)據(jù)， ， Pclk為時鐘輸入端 ， 在上升沿鎖存 R0～ R G0～ G B0～ B9 三 個 10位 數(shù)字信號 ，以及 /SYNC和 /BLANK信號 。 /SYNC是ADV7123獨立的視頻同步控制輸入端 ， 不會影響其它控制信號或數(shù)據(jù)輸入信號 ， 只能在消隱期間使用。 ADV7123使用方便 ， IOR、 IOG、 IOB 信號分別為紅色、綠色、藍色通道的電流正向輸出端 ， IOR、 IOB、 IOG信號輸出的電流值可以通過公式算得 : IOR、 IOB = 7. 9896 VREF / Rset (mA) ,當使用 /SYNC信號時 IOG= 11. 445VREF/ Rset (mA) ,如果未使用 /SYNC信號 ， 計算公式同 IOR 、 IOB的計算公式。 四、 小結(jié) 本系統(tǒng)的硬件測試已經(jīng)在 GW48 系列 SOPC/EDA 實驗箱上完成。 而 在拓展電路部分， 電阻分壓網(wǎng)絡(luò)與 ADV7123 視頻 D/A 轉(zhuǎn)換器相比較，實現(xiàn)起來 14 相對簡單，但在色彩的還原表現(xiàn)上要欠缺一些。 ADV7123 作為專門的視頻轉(zhuǎn)換芯片，在功能上肯定比 電阻分壓網(wǎng)絡(luò)先進，在成像方面具有較大的優(yōu)勢。 第 2． 5 節(jié) VGA顯示模塊 一、 VGA 接口 計算機顯示器的顯示有許多標準 ，最 常見的 是 VGA。接口如圖所示： 圖 VGA 接口示意圖 VGA 接口 的 3 腳分別接 D/A 轉(zhuǎn)換器輸出的 R、 G、 B 三色數(shù)字信號， 13 腳接行同步信號， 14 腳接場同步信號 ， 10 腳接地，其余引腳均懸空。 CRT顯示器主要由電子槍、視頻放大電路系統(tǒng)、掃描系統(tǒng)、熒光屏等幾部分組成。要在屏幕上指定的位置進行顯示，需要通過掃描偏轉(zhuǎn)系統(tǒng)產(chǎn)生兩個互相垂直的電磁場，控制電子束在水平方向和在垂直方向偏轉(zhuǎn)，從而將電子束引向屏幕的相應位置。在隨機掃描方 15 式中，電子束沒有固定的掃描路徑，只在顯示字符或圖形的地方掃描。光柵掃描有固定的格式，不管屏幕上需要顯示或不需要顯示的地方，都按統(tǒng)一路徑全屏幕掃描。 因此，光柵掃描 被廣泛用于字符顯示和圖形顯示器中。 由 R、 G、 B三 種基色可以組合出任意所需要的顏色 。其不同組合所能成的顏色如表 所示： 顏色 黑 藍 綠 青 紅 品 黃 白 藍色（ B） 0 1 0 1 0 1 0 1 綠色（ G） 0 0 1 1 0 0 1 1 紅色（ R） 0 0 0 0 1 1 1 1 表 VGA 顯示器成色表 VGA 顯示器在一行圖像顯示完成后 ， 用行同步信號進行行同步 ， 并進行行消隱 ， 行同步信號為低電平有效 。 并使掃描回到屏幕的左上方 ， 同時進行場消隱 ， 并預備進行下一次的掃描 。 行和場掃描時序圖如圖所示 ： 圖 VGA 行、場掃描時序圖 圖中， T1 為行同步消隱時間，約為 6? s； T2 為行顯示時間，約為 26? s ； T3 為場同步消隱，為兩個行周期； T4 為場顯示時間，為 480 個行周期。 第 2． 6 節(jié) 本章小結(jié) 整個設(shè)計的硬件電路首先通過實驗箱 進行 調(diào)試 ，將實驗箱電源線、并口下載線、十芯線和 VGA 接口線都正確的連入電路 ，選擇對應的芯片配置引腳 、 加載 ，即可完成整個系統(tǒng)實驗。 電路板上的兩種 D/A 轉(zhuǎn)換方案是通過跳線選擇分開使用的。 在拓展系統(tǒng)中，要將實驗箱、核心板、拓展電路板三者連接使用。 Quartus II 軟件擁有FPGA和 CPLD設(shè)計的所有階段的解決方案。 我們 可以使用 Quartus II Block Editor、 Text Editor、 Mega Wizard PlugIn manager（ Tools 菜單 ） 和 EDA 設(shè)計輸入工具建立包括 ALTERA宏功能模塊、參數(shù)化模塊庫 (LPM)函數(shù)和知識產(chǎn)權(quán) (IP)函數(shù)在內(nèi)的設(shè)計。 設(shè)計輸入 （系統(tǒng)設(shè)計，軟件開發(fā)） 綜合 布局布線 時序分析 （時序逼近） 仿真 調(diào)試 工程更改管理 配置加載 18 系統(tǒng)設(shè)計中， 軟件的 設(shè)計 是 基于 VHDL硬件編程語言 ， VHDL語言非常適用于可編程邏輯器件的應用設(shè)計，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進行復雜控制邏輯的設(shè)計。 第 3． 2 節(jié) 程序設(shè)計 本次系統(tǒng)設(shè)計的目標是：運用 VHDL語言 設(shè)計一個簡單的圖形 （ 初步定為一個圓形 ） ，使其能夠在 VGA顯示器指定的區(qū)域內(nèi)，按照指定的軌跡，在 預 定的時間間隔下運動。 圖 行掃描時序示意圖 圖 場掃描時序示意圖 對應 行掃描、場掃描時序示意圖，以及行掃描、場掃描的時序要求，我繪制了下表： 行同步頭 行圖 像 行周 期 對應位置 Tf Ta Tb Tc Td Te Tg 時間（ Pixels） 8 96 40 8 640 8 800 表 行掃描時序要求 （ 單位：像素，即輸出一個像素 Pixel 的時間間隔 ） 19 場 同步頭 場 圖像 場 周期 對應位置 Tf Ta Tb Tc Td Te Tg 時間 （ 行周期 ） 2 2 25 8 480 8 525 表 場掃描時序要求 （ 單位：行周期，即輸出一個行周期的時間間隔 ） 根據(jù) 行掃描、場掃描 時序要求， 時序設(shè)計的關(guān)鍵在于規(guī)定行（場）同步消隱 ，行（場）顯示時間。039。139。 END IF。 當顯示的點的運動位置在 （ 640+8+8） 像素點 與 （ 640+8+8+96） 像 素點之間的時候 ，進行行消隱。039。139。 END PROCESS。 PROCESS(CLK) BEGIN IF (RISING_EDGE(CLK)) THEN IF (HCNT 640 AND VCNT 480) THEN R = RGBIN(2)。 20