【正文】 接口是一種 D型接口，上面共有 15針空，分成三排，每排五個。有些不帶 VGA接口而帶有 DVI(Digital Visual Interface數(shù)字視頻接口）接口的顯卡，也可以通過一個簡單的轉(zhuǎn)接頭將 DVI接口轉(zhuǎn)成 VGA接口，通常沒有 VGA接口的顯卡會附贈這樣的轉(zhuǎn)接頭。對于模擬顯示設(shè)備，如模擬 CRT顯示器，信號被直接送到相應(yīng)的處理電路，驅(qū)動控制顯像管生成圖像。在經(jīng)過Ｄ /Ａ和Ａ /Ｄ 2次轉(zhuǎn)換后，不可避免地造成了一些圖像細(xì)節(jié)的損失。例如車載監(jiān)控系統(tǒng)，圖像識別等領(lǐng)域 2 方案論證 顯示控制設(shè)計 思想 顯示控制 設(shè)計的方法 隨著數(shù)字圖像處理的應(yīng)用領(lǐng)域的不斷擴(kuò)大，其實(shí)時處理技術(shù)成為研究的熱點(diǎn)。其中 FPGA 的特點(diǎn)適用于進(jìn)行一些基于像素級的圖像處理 。與嵌入式系統(tǒng)中常用的顯示器件相比，它具有顯示 面積大、色彩豐富、承載信息量大、接口簡單等優(yōu)點(diǎn)，如果將其應(yīng)用到嵌入式系統(tǒng)中，可以顯著提升產(chǎn)品的視覺效果。 FPGA 是整個系統(tǒng)的核心，通過對其編程可輸出紅、綠、藍(lán)三基色信號和 HS、 VS 行場掃描同步信號。主芯片時鐘由外部提供，由一片晶振 提供 50 MHz 頻率的時鐘源，接入芯片全局時鐘引腳 CLK。如果能從 FPGA 發(fā)出這 5 個信號到 VGA 接口，就可以實(shí)現(xiàn)對 VGA 的控制。 方案論證 第 5 頁（共 38 頁） 圖 1 系統(tǒng)模塊圖 顯示控制 實(shí)現(xiàn)技術(shù) 硬件電路實(shí)現(xiàn)技術(shù) VGA 的圖形模式分為 3 類 [9]： CGA、 EGA 兼容的圖形模式；標(biāo)準(zhǔn)的 VGA 圖形模式； VGA 擴(kuò)展圖形模式。本研究基于標(biāo)準(zhǔn) VGA模 式來實(shí)現(xiàn)。顯示時采用的是逐行掃描的方式。圖 2 表示的是 VGA 顯示模塊與 CRT 顯示器的控制框圖 ?，F(xiàn)在顯示器都是通過基于 FPGA的 VGA顯示控制設(shè)計 第 6 頁（共 38 頁） 光柵掃描方式來進(jìn)行屏 幕掃描。 電子槍在 VGA 顯示模塊產(chǎn)生的行同步、場同步等控制信號的作用下進(jìn)行包括水平掃描、水平回掃、垂直掃描、垂直回掃等過程。其過程如下：電子束從屏幕左上角開始向右掃，當(dāng)?shù)竭_(dá)屏幕的右邊緣時，電子束關(guān)閉（水平消隱），并快速返回屏幕左邊緣（水平回掃），然后在下一條掃描線上開始新的一次水平掃描。 通過對硬件進(jìn)行編程，輸出標(biāo)準(zhǔn)的 VGA 信號（紅、綠、藍(lán)三色信號和行、幀同步信號），通過 15 針 VGA 接口輸出至顯示器，可具有顯示驅(qū)動程序的能力，驅(qū)動顯示器顯示圖像信號。 VGA 接口 與 FPGA 引腳連接見 圖 3。 針對開發(fā)板的條件，可以用 50MHz的 系統(tǒng)時鐘 進(jìn)行分頻得到 25MHz的像素頻率輸出 ， FPGA通過串聯(lián)電阻直接驅(qū)動 5個 VGA信號。每個電阻與終端的 75歐電纜電阻相結(jié)合，確保顏色信號保持在 VGA規(guī)定的 0V～ 。通過 VGA_RED、 VGA_BLUE、 VGA_GREEN置高或低來產(chǎn)生 8中顏色，如 表 1所示。以下提供的 VGA 系統(tǒng)和時序信息作為例子來說明 FPGA 在 640 480模式下是如何驅(qū)動 VGA監(jiān)視器的。 LCD 使用矩陣開關(guān)給液晶加壓，在每個像素點(diǎn)上通過液晶來改變光的介電常數(shù)。因此，下面的討論均適合 CRT 和 LCD。當(dāng)電子束向正方向移動時，信息才顯示，即從左至右、從上至下。在消隱周期 —— 電子束重新分配 和穩(wěn)定于新的水平基于 FPGA的 VGA顯示控制設(shè)計 第 8 頁（共 38 頁） 或垂直位時，丟失了許多信息。 現(xiàn)在的 VGA 顯示屏支持多種顯示協(xié)議， VGA 控制器通過協(xié)議產(chǎn)生時序信號來控制光柵。 視頻數(shù)據(jù)一般來自重復(fù)顯示存儲器中一個或多個字節(jié) —— 它們被分配到每個像素單元?？刂破髦付ㄒ曨l數(shù)據(jù)緩沖器以備電子束通過顯示屏。 根據(jù)圖 4所示， VGA控制器產(chǎn)生水平同步時序信號（ HS）和垂直同步時序信號 (VS)，調(diào)節(jié)在每個像素時鐘視頻數(shù)據(jù)的傳送。VS 信號定義顯示的更新頻率，或刷新屏幕信息的頻率。給定的刷新頻率的水平線的數(shù)量定義了水平折回頻率。 1。同步脈沖的時序?qū)挾龋?TPW）和前后門拱的間隔 TFP 和 TBP)基于觀察多種 VGA 的顯示屏的結(jié)果。在這些時段信息不能顯示。 第 10 頁（共 38 頁） 開發(fā)工具 開發(fā)平臺， Spartan3E Starter Kit Board 開發(fā)板。 Xilinx 的開發(fā)工具也在不斷地升級，由早期的 Foundation 系列逐步發(fā)展到目前的 ISE 系列，集成了 FPGA開發(fā)需要的所有功能，其主要特點(diǎn)有： 全面支持 Virtex5 系列器件（業(yè)界首款 65nm FPGA）； 可以節(jié)省一個或多個速度等級的成本，并可在邏輯設(shè)計中實(shí)現(xiàn)最低的總成本。 ISE 作為高效的 EDA 設(shè)計工具集 合，與第三方軟件揚(yáng)長補(bǔ)短，使軟件功能越來越強(qiáng)大，為用戶提供了更加豐富的 Xilinx 平臺 。 設(shè)計輸入： ISE 提供的設(shè)計輸入工具包括用于 HDL 代碼輸入和查看報告的 ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè) 計的 StateCAD 以及用于約束文件編輯的 Constraint Editor 等。 仿真： ISE 本身自帶了一個具有圖形化波形編輯功能的仿真工具 HDL Bencher，同時又提供了使用 Model Tech 公司的 Modelsim 進(jìn)行仿真的接口。 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件，還包括了 ImPACT，功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到 FPGA 芯片中去。 表 3 ISE設(shè)計工具表 （ 2） SPARTAN3E開發(fā)板 本次設(shè)計所用的試驗(yàn)設(shè)備是 Xilinx 公司的 SPARTAN3E試驗(yàn)開發(fā)板。實(shí)驗(yàn)板利用 TI 公司的 TPS75003 芯片（專門為 Spartan3E 的 FPGA 提供電源）作為三態(tài)輸出調(diào)整儀。 Spartan3E 入門實(shí)驗(yàn)板使設(shè)計人員能夠即時利用 Spartan3E 系列的完整平臺性能。 設(shè)備支持 ： Spartan3E、 CoolRunnerII 存儲器 : 128 Mbit 并行 Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM 顯示器 : VGA 顯示端口， 16 字符 2 線式 LCD 應(yīng)用 : 可支持 32位的 RISC處理器，可以采用 Xilinx的 MicroBlaze 以及 PicoBlaze嵌入式開發(fā)系 統(tǒng)；支持 DDR 接口的應(yīng)用 .；支持基于 Ether 網(wǎng)絡(luò)的應(yīng)用；支持大容量 I/O 擴(kuò)展的應(yīng)用。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 5) FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 的編程無須專用的 FPGA 編程器 ，只須用通用的 EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA（ Filed Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 過程論述 第 13 頁（共 38 頁） FPGA 的工作機(jī)理基于查找 （ LookUpTable， LUT）， LUT其實(shí)就是一個 RAM。這樣，每當(dāng)有信號輸入需要進(jìn)行邏輯運(yùn)算時，不必再用門去搭電路了，只要把輸入作為一個地址進(jìn)行查表，找出對應(yīng)地址所存儲的 內(nèi)容，然后輸 出即可。這個例子很簡單，只需要一個 LUT 就可以完成。 圖 6 LUT原理圖 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸入輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 圖 7 FPGA結(jié)構(gòu) 基于 FPGA的 VGA顯示控制設(shè)計 第 14 頁（共 38 頁） 因?yàn)?LUT 主要適合于 SRAM 工藝生產(chǎn)，所以目前大部分 FPGA 都是基于 SRAM 工藝的，而 SRAM 工藝的芯片在掉電后信息就會丟失，必須外加一片專用配置芯片，可以是 EPROM 芯片。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。由于配置時間很短，因而不會影響系統(tǒng)正常工作 。這樣，同一片 PFGA，不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。 隨著的不斷發(fā)展以及用戶需求的不斷提出， FPGA 的技術(shù)也在不斷地發(fā)展。 FPGA 中嵌入處理器也成為 FPGA 的一個發(fā)展趨勢，內(nèi)嵌了一個 MicroBlaze 的軟核和 PowerPC 的硬核，可以滿足用戶的不同需求，讓整個系統(tǒng)的移植成為 可能，真正做到了 SOC 的設(shè)計。彩色是有 R,（紅： RED，綠： GREEN,藍(lán)： BLUE）三基色組成。掃描從屏幕的左上方開始，從左到右，從上到下，進(jìn)行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間， CRT 對電子束進(jìn)行消隱，每行結(jié)束時，用行同步信號進(jìn)行同步，掃描完所有行， 用場同步信號進(jìn)行場同步，并使掃描回到屏幕的左上方，同時進(jìn)行場消隱，預(yù)備下一場的掃描?，F(xiàn)以正極性為例，說明 CRT 的工作過程： R、 G、B為正極性信號，即高電平有效。當(dāng)一行掃描完畢，行同步 HS=1，約需 6us，期間， CRT 掃描產(chǎn)生消隱，電子束回到 CRT 的左邊下一行的起始位置（ X=0,Y=1）；當(dāng)掃描完 480行后，CRT的場同步 VS=1，產(chǎn)生場同步是掃描線回到 CRT的第一行第一列（ C=0,Y=0 處，約為 兩個行周期）。 T1 為行同步消隱（約為 6us）； T2 為行顯示時間過程論述 第 15 頁（共 38 頁） （約為 26us）， T3為場同步消隱（兩行周期）； T4為場顯示時間（ 480 行周期）。由于顯示器接收的是 R,G,B 三基色信號，是 8位并行數(shù)據(jù)，因此要將采集的串行數(shù)據(jù)轉(zhuǎn)化成并行數(shù)據(jù)，再去驅(qū)動顯示器。 設(shè)計方案如下： 將圖像控制模塊分為這樣 幾部分：二分頻 電路 （ ）、 VGA 時序控制模塊（ ）、存儲器讀出模塊（ ）。 基于 FPGA的 VGA顯示控制設(shè)計 第 16 頁（共 38 頁） 圖 9 模塊設(shè)計總體結(jié)構(gòu)示意圖 顯示控制 的詳細(xì)設(shè)計 二分頻電路 二分頻把 50MHz 時鐘頻率分成 25MHz 并提供給其它模塊作為時鐘。 1。 分頻電路的設(shè)計部分程序如下 [12]~[14]： begin process(clk50mhz) begin 將 50MHz 分成 25MHz 的頻率 if(clk50mhz39。139。 end if。 圖 10 是二分頻電路設(shè)計的內(nèi)部結(jié)構(gòu)圖。 一般來說，時鐘計數(shù)器通過像素時鐘來控制水平時序信號。在指定的行，計數(shù)器產(chǎn)生當(dāng)前像素 顯示的位置。垂直同步計數(shù)器在每個 HS 脈沖信號來臨時自動加 1，譯碼值產(chǎn)生 VS 信號。這兩個計數(shù)器從地址到顯示緩沖器連續(xù)計數(shù)。 在 HS 脈沖的開始和 VS脈沖的開始沒有具體規(guī)定相對的時序關(guān)系。 設(shè)計對時序控制部分的部分代碼如下 [16]、 [17]： architecture Behavioral of vgasig is 定義相關(guān)常量，可參考 VGA 相關(guān)工業(yè)標(biāo)準(zhǔn) constant H_PIXELS:INTEGER:=640。 constant H_BACK:INTEGER:=48。 constant H_PERIOD:INTEGER:=H_SYNCTIME+H_PIXELS+H_FRONT+H_BACK。 基于 FPGA的 VGA顯示控制設(shè)計 第 18 頁（共 38 頁） constant V_FRONT:INTEGER:=11。 constant V_SYNCTIME:INTEGER:=2。 signal ht:std_logic_vector(9 downto 0)。場計數(shù)器 begin 產(chǎn)生行計數(shù)（記錄每行的點(diǎn)數(shù)）， H_PERIOD 為行周期計數(shù)值。039。039。 elsif (clock39。139。 else ht=(others=39。)。 end if。 產(chǎn)生場計數(shù)（記錄每幀中的行數(shù)， V—— PERIOD 為場周期計數(shù)值） B:process(hsyncb,reset) begin 復(fù)位場計數(shù)器清零 if reset=39。 then vt=(others=39。)。 event and hsyncb=39。) then if vtV_PERIOD then vt=vt+1。039。 過程論述