【正文】 主要由以下模塊組成：消隱模塊，顯示模塊，漢字顯示模塊，圖像控制模塊等。本設(shè)計(jì)總體代碼 流程 如 圖 所示。 本設(shè)計(jì) 利用 Quartus II 自帶的宏功能鎖相環(huán) PLL 產(chǎn)生分頻器 ，并 在頂層模塊例化。打開(kāi)產(chǎn)生的 .bsf 文件，有圖 。 VGA 行頻率程序如 下： always(posedge CLK_to_DAC or negedge RST_n) begin if(!RST_n)begin H_Cont = 0。 X = 0。b1。b0。b0。b1。//判斷橫坐標(biāo)是否大于消隱值，若大于則根據(jù)等式賦值給 X，否則置 0 else X = 0。當(dāng)按下復(fù)位鍵時(shí)，顯示器為 白色 背景；當(dāng) SW[0]有效時(shí)，顯示器顯示 的條紋顏色從上到下依次為紅綠藍(lán) ；當(dāng) SW[1]有效時(shí)，顯示器顯示 的條紋顏色依次為白綠藍(lán) ；當(dāng) SW[2]有效時(shí)，顯示器顯示 的條紋顏色依次為 黃 白藍(lán) ；當(dāng) SW[3]有效時(shí)，顯示器顯示 的條文顏色依次為紅綠白 。 DE2 板上的 VGA 接口連接到顯示器上，測(cè)試結(jié)果會(huì)在顯示器上顯示。 圖 電鍵 SW[0]有效時(shí)出現(xiàn) 紅綠藍(lán)條紋 當(dāng)按下電鍵 SW[2]時(shí)，顯示器上的顯示（ 黃白藍(lán)條紋 ）如圖 。硬件平臺(tái)選用 Altera公司的 Cyclone II 系列 EP2C35F672C6 芯片可編程邏輯器件，利用 ADV7123 實(shí)現(xiàn)了數(shù)模轉(zhuǎn)換，通過(guò)硬件描述語(yǔ)言 Verilog HDL 對(duì) VGA 行、場(chǎng)掃描時(shí)序，利用Quartus II 軟件自帶的宏功能模塊得到 VGA 需用時(shí)鐘，并實(shí)現(xiàn)整個(gè)設(shè)計(jì)的編譯、仿真、 測(cè)試，實(shí)現(xiàn)了在顯示器上輸出 條紋 的設(shè)計(jì)目的。隨著 FPGA 的不斷發(fā)展及其價(jià)格的不斷下降， FPGA 的可編程邏輯設(shè)計(jì)的應(yīng)用優(yōu)勢(shì)逐漸顯現(xiàn)出來(lái)，現(xiàn)在越來(lái)越多的嵌入式系統(tǒng)選擇了基于 FPGA的設(shè)計(jì)方案。 之前有同學(xué)建議顯示國(guó)旗，也就是顯示圖像信息，這可以 利用開(kāi)發(fā)板上帶有的存儲(chǔ)器資源如 SDRAM、 Flash 等來(lái)存儲(chǔ)圖像，值得繼續(xù)研究。 6a*CZ7H$dq8Kqqf HVZFedswSyXTyamp。 UE9aQGn8xp$Ramp。 qYpEh5pDx2zVkumamp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 qYpEh5pDx2zVkum amp。 ksv*3t nGK8! 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