【正文】 圖 系統(tǒng)原理圖 單擊【 assimnment】 【 devixe】選擇正確芯片 EP1C12Q240C8，如圖 所示 : ， 圖 選擇正確芯片 EP1C120240C8 隨后完成芯片中對應(yīng)的 VGA接口的管腳配置。從整個設(shè)計流程來看，系統(tǒng)的可靠性高 ， 靈活性強(qiáng)，設(shè)計周期大大縮減，成本降低，且系統(tǒng)的可擴(kuò)展性強(qiáng)。終于完 成 了有種 解脫 的感覺。 完成之基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 34 后更深體會到 畢業(yè)設(shè)計是對前面所學(xué)知識的一種 總結(jié)與檢驗(yàn)。 end vga640480。 end if。 end if。 end process。b=39。 ENTITY efp IS Port(clk50MHZ : IN STD_LOGIC。 end if。 q:OUT STD_LOGIC_vector(11 downto 0))。 end process。 then m = m+1。 USE 。139。 二分頻器模塊代碼 LIBRARY IEEE。g =39。139。 else hs =39。039。 rgbin :in std_logic_vector(2 downto 0)。 在 動手的能力大大提高 之余 ，充分體會在創(chuàng)造過程中探索的艱難和成功時的喜悅。 也讓 我明白學(xué)習(xí)是一個長期的過程，需要不斷的積累， 在以后的工作 和 生活中都 需堅(jiān)持 學(xué)習(xí)，努力提高自 己 的 知識和綜合素質(zhì)。系統(tǒng)設(shè)計方案 、 硬件描述語言設(shè)計以及開發(fā)工具的性能 決定了 該系統(tǒng)性能高低。其設(shè)計過程與二分頻基本相同，只是編輯的 VHD 代碼不同。 圖 選擇 imgrom模 塊數(shù)據(jù)線和地址線寬度 圖 選擇地址鎖存信號 inclock 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 28 單擊 NEXT 按鈕后出現(xiàn)圖 的界面，在選擇系統(tǒng)默認(rèn)的 Auto。針對 24 位 的 真彩色圖像特點(diǎn)， 可以先 對顏色分量值進(jìn)行取樣， 但較為粗略， 當(dāng)顏色 的 分量值 為 f red 127,取 f red=1。位圖文件 的 大小、寬、高、實(shí)現(xiàn)調(diào)色板、圖像素值得到位等 可以通過 處理位圖時 依據(jù) 文件的這些結(jié)構(gòu)得到 [11]。通常我們 把 Intel Hex,或者二進(jìn)制文件 ， bin 逐字節(jié) 通過 編程器寫入 ROM。 圖 保存設(shè)計文件 在圖 中的【 File】菜單中點(diǎn)選【 Save as】存盤并保證該文件添加到了工程中，文件名為默認(rèn)的即可。 VGA 顯示控制模塊 VGA 顯示控制模塊主要通過 VGA 時序產(chǎn)生 640*480 顯示范圍，并控制和消隱范圍以及產(chǎn)生水平同步時序信號 hs 和垂直同步時序信號 vs 的值。否則 R=G=B=0），并把 R、 G、 B 的值通過 VGA 接口傳送給 VRT 顯示器 [9]。 Altera 公司 的 Quartus II 可編程邏輯軟件屬于 該公司 第四代 PLD 開發(fā)平臺 ，其 設(shè)計要求 可在 一個工作組環(huán)境下，其中 也 包 含 支持基于 Inter的協(xié)作設(shè)計。該軟件具備諸多特點(diǎn)（例如：開放性，與結(jié)構(gòu)無聯(lián)系，多平臺設(shè)計，完全集成化，設(shè)計庫豐富、工具模塊化等）， 支持原理圖、 VHDL、 VerilogHDL以及 AHDL等多種設(shè)計輸入形式，內(nèi) 部鑲有自帶的 綜合器 和 仿真器， 能夠 完成從設(shè)計輸入到硬件配置的完整 PLD設(shè)計流程。 ◆ VHDL擁有多元化的仿真語句 及庫函數(shù)，因此任何規(guī)模的大系統(tǒng)得設(shè)計在其早期就能檢驗(yàn)設(shè)計系統(tǒng)的功能是否可行，并無限制的對設(shè)計進(jìn)行仿真模擬。 但是 在 一些 技術(shù) 較為 先進(jìn) 的單位，它也被用來設(shè)計ASIC。 加載配置及在線調(diào)試 ： 在 FPGA/CPLD 芯片中進(jìn)行生產(chǎn)配置文件的測試。 實(shí)現(xiàn)布局及布線 ： 在具體的 FPGA/CPLD 器件上適配綜合生成 的邏輯網(wǎng)表 ,這么一個個過程唄稱之為實(shí)現(xiàn)過程。此外在使用 QuartusII 時也可以采取第三方工具 (如 ModelSim)來 導(dǎo)入源程序和 testbench 進(jìn)行仿真 。 FPGA 設(shè)計流程 一般來講 , FPGA 的完整設(shè)計過程 ,包括電路設(shè)計與輸入、功能仿真、全面、綜合仿真 ,實(shí)現(xiàn)和布局布線、布局仿真與驗(yàn)證 ,配線板級仿真與驗(yàn)證、調(diào)試和加載配置。但是他們也有許多優(yōu)勢 ,例如可以很快的成品 ,可以修改 ,以糾正錯誤的程序和便宜的成本。 1?？刂破髦付ㄒ曨l數(shù)據(jù)緩沖器以備電子束通過顯示屏。當(dāng)電子束向正方向移動時，信息才顯示，即從左至右、從上至下。 VGA_HSYNC和 VGA_VSYNC信號使用LVTTL或 LVCMOS3I/O標(biāo)準(zhǔn)驅(qū)動電平。板上的 VGA接口只需使用其中的五個引腳，其中行、幀同步信號直接由 FGPA輸出；紅、綠、藍(lán)三色信號使用 FPGA上 8個引腳， 8位數(shù)據(jù) ，其中紅色兩基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 10 位，綠色及藍(lán)色各三位，通過電阻網(wǎng)絡(luò) D/A變換后在顯示器顯示輸出值， DA轉(zhuǎn)換器在這個電阻網(wǎng)絡(luò)上被模擬 ， 輸入信號的電壓被分成幾段。圖 VGA顯示模塊與 CRT顯示器的控制框圖。 Hs 和 Vs 的時序圖。 VGA 顯示原理 VGA 顯示的圖像原理：常見之彩色顯示器，一般由 CRT(即：陰極射線管 )構(gòu)成。 FPGA 的運(yùn)行速度快，管腳資源更加豐富，大規(guī)模的系統(tǒng)設(shè)計的實(shí)現(xiàn)相對簡單，大量軟核可供使用用，有利于二次開發(fā)使用，不僅如此，而且 FPGA 具備可重構(gòu)的能力，抗看等特點(diǎn)。 現(xiàn)在，基于 FPGA的設(shè)計方案越來越被用于更多的嵌入式系統(tǒng)，在基于 FPGA的大規(guī)模嵌入式系統(tǒng)設(shè)計中，為了更好的實(shí)現(xiàn) VGA顯示功能，既能使用專用的 VGA接口芯 SPX7111A等，又可以設(shè)計和使用基于 FPGA的 VGA接口軟核，其優(yōu)點(diǎn)在于能使用 VGA專用芯片具有更穩(wěn)定的 VGA時序和更多的顯示模式可供選擇。 1987年 IBM推出了 一種 高分辨率的視頻傳輸標(biāo)準(zhǔn) 即 VGA（視頻圖形陣列）， 其具備 顯示速度快， 分辨率高， 和豐富的顏色等 特點(diǎn)。而且給出了 VGA模塊的設(shè)計思路和頂層邏輯框圖。 VGA圖像控制器是一個較大的數(shù)字系統(tǒng)，傳統(tǒng)的圖像顯示的方法是 將 圖像數(shù)據(jù)傳輸?shù)接嬎銠C(jī)，并通過顯示屏顯示出在傳輸過程中， 在 圖像數(shù)據(jù) 中 的 芯片 需要不斷的信號控制，所以造成 芯片 的資源浪費(fèi)，系統(tǒng)還需要依靠計算機(jī)，從而減少了系統(tǒng)的靈活性。 ◆ 采用 FPGA（現(xiàn)場可編程門陣列）設(shè)計的 VGA接口可以將要顯示的數(shù)據(jù)直接傳送到顯示器，跳過計算機(jī)的處理過程，加快了數(shù)據(jù)的處理速度，從而有利的節(jié)約硬件成本。 VGA 顯示接口 VGA接口是一種 D 型接口，上面共有 15針孔，分成三排 ， 每排五個。掃描隨即開始從屏幕的左上方進(jìn)行，從左到右，從上到下，進(jìn)行掃描，每掃完了一行，電子束 則返回于屏幕左邊下面一行的初始位置，在這期間，CRT把電子束消隱了，每行完成結(jié)束時，行同步則采用行同步信號進(jìn)行，掃描完所有行 。后兩種圖形模式統(tǒng)稱為 VGA圖形模式。電子束在光柵掃描下按照固定的路徑掃過整個屏幕，在整個掃描中，電子束所通過的每一個點(diǎn)是否顯示或已經(jīng)顯示得顏色是通過判斷電子束的通斷強(qiáng)弱來進(jìn)行控制的，電子槍在 VGA顯示模塊產(chǎn)生的行同步和場同步等控制信號的作用下能夠進(jìn)行包括水平掃描，水平回掃，垂直掃描和垂直回掃等過程 [4]。硬件電路如下圖 : 圖 VGA接口與 FPGA的硬件電路圖 VGA 時序 VGA 圖像顯示控制的設(shè)計需要注意兩個問題：其中之一便是是時序的驅(qū)動，此乃完成設(shè)計的關(guān)鍵，時序若有不同，便不正常顯示，甚者會損害彩色顯 示器；最后是 VGA 信號的電平驅(qū)動。 VGA顯示器基于 CRT，使用調(diào)幅模式，移動電子束（或陰極射線）在熒光屏上顯示信息。顯示協(xié)議定義了電子束的大小以及通過顯示屏的頻率，該頻率是可調(diào)的。像素時鐘定義了顯示像素信息的有效時間段。這些可編輯的元件可以用來獲得一些基本的邏輯門電路 (如 ,AND,XOR,NOT),或更復(fù)雜的組合功能 ,如解碼器或數(shù)學(xué)方程。查找表 (LookUpTable)即 LUT,LUT 實(shí)際上是個 RAM， 使 輸入信號的各種組合功能得以一定的次序?qū)懭?RAM中 ， 然后特定的函數(shù)運(yùn)算結(jié)果被輸出于輸入信號的作用下。 圖 完整的 FPGA設(shè)計流程 QuartusII 軟件是 Altera 公司近年來提供的 FPGA 設(shè)計綜合集成開發(fā)環(huán)境，以下以QuartusII 軟件為例分析 FPGA 設(shè)計過程。此外 QuartusII 中也能夠使用 [Analysis amp。布線 即指 FPGA 內(nèi)部里的各種連線資源被利用 ，并 根據(jù)布局的拓?fù)浣Y(jié)構(gòu)能符合要求正確連接每個元件的過程。 出現(xiàn)于 80年代的后期。 VHDL 的程序結(jié)構(gòu) 中最大的 特點(diǎn) 就 是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可 是單個 元件， 單一 電路模塊或 一整個 系統(tǒng)）分成外部（ 即 可視部分及端口 )和內(nèi)部（ 即也視為 不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分 。 ◆ 任何確定性的設(shè)計若使用 VHDL，其邏輯綜合和優(yōu)化等過程都可用 EDA工具進(jìn)行，優(yōu)點(diǎn)于 EDA工具能自動把 VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 Quartus II 支持 Altera 公司的 MAX3000A 系列、 MAX7000 系列、 MAX9000 系列、 ACEX1K系列、 APEX20K 系列、 APEXII 系列、 FLEX6000 系列、 FLEX10K 系列， 支持 MAX7000/MAX3000等乘積項(xiàng)器件 。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 19 第 3 章 設(shè)計方案 設(shè)計的主要內(nèi)容 此設(shè)計要求實(shí)現(xiàn)某一分辨率下（如 640*48060Hz）的 VGA 顯示驅(qū)動，能簡單顯示彩條和圖像等。注意其數(shù)據(jù)線寬為 3，恰好可以放置 RGB 三信號數(shù)據(jù)，因此此設(shè)計圖像僅能顯示 8種顏色。計數(shù)器產(chǎn)生當(dāng)前顯示行。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 24 imgrom(圖像數(shù)據(jù) ROM) 圖像原理 當(dāng) VGA 顯示器要顯示一幀圖像，需要較 多 的數(shù)據(jù)量， FPGA 芯片內(nèi)置的 ROM 存儲器 很難 符合如此 大的數(shù)據(jù)存儲要求， 所以 必須 借助于 外部的存儲器存入圖像數(shù)據(jù)。 如果 將 BMP文件直接轉(zhuǎn)化為 Hex 文件 則相對 比較困難， 為 此先將 BMP 格式文件轉(zhuǎn)化 成 mif 格式文件，再 經(jīng)過 Quartus II 直接將 mif 文件轉(zhuǎn)化為 Hex 文件，最 終 將圖像數(shù)據(jù)燒寫入 ROM 中。 f red,f green ,f blue 顏色分量值的取值范圍都 是 0～ 255。 最后 需特別注意是； 在利用 Visual C ++編 入 轉(zhuǎn)換程序 的時候 ， BMP 文件 需按照 從左至右，從下至上 順序 排列， 隨即 讀 取 文件時 ， 圖像最左邊 的底 行的第一個像素最先 被讀到的是，最右邊 的頂行 一個像素 則最后被讀 ， 然 這 一過程 與 VGA 顯示器的掃描順序 是恰好相反 的 。顯示器的像素分辨率是 640 480,像素時鐘 25Mhz，刷新頻率 60Hz177。如表 : 表 管腳配置 管腳名 管腳號 管腳名 管腳號 R PIN 160 B PIN 158 G PIN 159