基于fpga的雷達中心控制器的設(shè)計(存儲版)
【正文】 en d0=39。 s:in std_logic。 end data。 將低八位輸出 if send_en=39。 then case state is when s0= if send_en=39。 輸出為 8 位并行數(shù)據(jù)； end data_send。 Library ieee。 輸入八位數(shù)據(jù)； data2:in std_logic_vector(7 downto 0)。 end IF 。 pro:=old* coeffs(i+1)。 end loop。 begin if reset=39。 sample:in signed(7 downto 0)。 constant coeffs:coef_arr:=(111111001,111111011,000001101)。 6 濾波器的實現(xiàn) 原理圖法設(shè)計 FIR 濾波器 其中我們要用到的是 線性相位濾波器，實現(xiàn)的方法主要有兩種方法：一是原理圖法；二是編程法 :原理圖法：調(diào)用 加法器 LPM ADD_SUB 和乘法器 LPM_ MuLT ，其中原理圖如圖 。 LTI與其輸入信號之間相互作用，經(jīng)過一個稱為線性卷積的過程。方法二是對 FIFO進行 編程，完成相應(yīng)的功能。 圖 中心控制器的 實現(xiàn)結(jié)構(gòu) 總體設(shè)計的分小模塊 其中中心控制器主要分幾大模塊設(shè)計： A/D轉(zhuǎn)換器：對 I/Q 兩路信號進行數(shù)字化處理，本來 I/Q 兩路信號是兩路差拍模擬信號，輸入差拍信號的最高頻率為，數(shù)據(jù)采樣率則為總體系統(tǒng)設(shè)計規(guī)定的 2MHz。 現(xiàn)代雷達中，隨著近距離精跟蹤和目標截獲的需要，雷達的工作周期越來越短，周期內(nèi)要處理的數(shù)據(jù)流量越來越大，這對于既要進行大量數(shù)據(jù)的實時處理，又要進行雷達工作的實時控制的計算機來講是很困難的。 其中主要涉及的主要任務(wù)有： 中心控制器的方案設(shè)計；數(shù)據(jù)預處理模塊、 DSP 鏈路口通信模塊的 VHDL 的編程和設(shè)計 。 1 基于 FPGA 的雷達中心控制器的設(shè)計 摘要： 對于現(xiàn)代雷達對數(shù)據(jù)處理和實時監(jiān)控方面的要求越來越高，所以對計算機的要求越來越高，故此有必要在雷達和計算機之間加一個實時控制器。結(jié)論：實現(xiàn)對數(shù)據(jù)的快速處理及對雷達單元及波形產(chǎn)生器的控制，完成雷達中心控制器的設(shè)計。雷達操作人員工作通用計算機直接給雷達系統(tǒng)各單元發(fā)送指令，對雷達的工作狀態(tài)進行控制。 4)中心控制器聯(lián)合調(diào)試與測試 2 1 中心控制器的設(shè)計 總體設(shè)計 中心控制器的設(shè)計：對中心控制器進行總體設(shè)計，畫出相應(yīng)的框圖，見圖 1。 FIFO 的實現(xiàn)：在 Quartusll 軟件提供參數(shù)化模塊 LMP_FIFO+，可實現(xiàn)同步或異步FIFO，具體的設(shè)計時可采用兩種方式，一是在原理圖或 VHDL 語言輸入方式下調(diào)用庫元件 LPM_FIFO+，再對端口和參數(shù)進行編輯即可 。最為普通的數(shù)字濾波器就是線性時間不變量 (linear timeinvariant， LTI)濾波器。模擬原型設(shè)計只能應(yīng)用在 IIR 設(shè)計之中，而 FIR 通常采用直接的計算機規(guī)范和算法進行分析的。 PACKAGE coeffs is type coef_arr is array(0 to 2) of signed(8 downto 0)。 entity fir is port(clk,reset:in std_logic。 variable shift:shift_arr。)。 for i in 0 to 0 loop old:= shift(i)+ shift(2i)。 result=acc。 Entity data_bine is Port(data1:in std_logic_vector(7 downto 0)。 完成第二步的功能：在進行數(shù)據(jù)發(fā)送，將一路十六位的數(shù)據(jù)以兩段的方式發(fā)送出去，一段數(shù)據(jù)八位，完成相應(yīng)的編程，其源程序如下 。 輸入 16 位的并行數(shù)據(jù)； dout:out std_logic_vector(7 downto 0))。139。 when s2= dout(7 downto 0)=datab(7 downto 0)。 end process。 entity xuan2_4 is port(a,b:in std_logic。039。139。039。039。039。039。 程序的流程圖 如下 ： 圖 程序流程圖 開始 初始化 s=0？ d3d2d1d0=1111 Ab=00 Ab=00 Ab=00 Ab=00 0001 0100 0010 1000 結(jié)束 15 5 參考文獻 參考文獻 [1]袁俊泉，孫敏琪，曹瑞 .VerilogHDL 數(shù)字系統(tǒng)設(shè)計及其應(yīng)用 .北京 :西安電子科技大學出版社， 2020 [2]張明友 .信號與 系統(tǒng)分析 .成都 :電子科技大學出版社， 1990 [3]曾繁泰，陳美金 .VHDL程序設(shè)計 .北京 :清華大學出版社， 2020 [4]QuartusII Integrated Corp， Q
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