【正文】 北京工業(yè)大學(xué)（設(shè)計）論文 15 整體程序的仿真 前 面介紹了計數(shù)器，七段數(shù)碼管和分頻器模塊，本節(jié)開始對整體程序進行編譯及仿真， 程序編譯時遇到了幾個錯誤，但問題不大，有些是語句結(jié)束時少了分號，有的是沒有結(jié)束進程，經(jīng)過導(dǎo)師的精心指導(dǎo)后終于編譯成功了。 a1 := ( OTHERS=39。 CQ = CQI。 —— 大于 9， 計數(shù)值清零 END IF。 COUT : OUT STD_LOGIC )。 —— 顯示數(shù)字 7 WHEN 1000 = LED7S = 1111111 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 。039。 BEGIN IF CLK39。 該分頻器是 對脈沖信號進行 2的 n次方分之一的分頻，例如把 8HZ的脈沖信號變成 1s 的秒信號。進程 P3為時序電路，進程 P4為組合電路，進程 P3 和進程 P4 共同構(gòu)成一個狀態(tài)機，由進程 P4產(chǎn)生進程 P2所需要的預(yù)置數(shù)輸入信號和控制 6 個紅、黃、綠燈的輸出信號。這些都滿足上面調(diào)用的 IEEE 庫中的程序包。時鐘信號 clk為 8Hz標準信號，作為產(chǎn)生 1s 的信號，另一個時鐘信號 scanclk 的頻率為 2048Hz，作為 LED 七段數(shù)碼管的動態(tài)掃描信號；輸出信號 led7:0和 row3:0分別輸出段碼和位選擇控制信號。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。編程語言主要有 VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、Modelsim、 Synposys SVS等）。一般的設(shè)計，也可略去這一步驟。此外，還可以采用圖形 輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點?？删幊袒ミB資源 IR可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。這 3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達 9變量的邏輯函數(shù)?？删幊踢壿嬆K CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編 程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個 CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路 [2] 。 CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的 74 電路 [2]。所以，如何采用合適的控制方法，最大限度利用好耗費巨資修建的城市高速道路，緩解主干道與匝道、城區(qū)同周邊地區(qū)的交通擁堵狀況，越來越成為交通運輸管理和城市規(guī)劃部門亟待解決的主要問題。而 FPGA是特殊的 ASIC 芯片，與其他的 ASIC 芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點。 美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加 上MaxplusII(或最新的 QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。 1968 年，聯(lián)合國《道路交通和道路標志信號協(xié)定》對各種信號燈的含義做了規(guī)定。 1914 年，電氣啟動的紅綠燈出現(xiàn)在美國。交通控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測、交通信號燈控制與交通疏導(dǎo)的計算機綜合管理系統(tǒng)，它是現(xiàn)代交通監(jiān)控指揮系統(tǒng)中最重要的組成部分 [1] 。 關(guān)鍵詞 ： 控制電路 ； 信號燈； FPGA； 軟件設(shè)計 ； QuartusII ABSTRACT In recent years, with the increase of Vehicle inventory in society especially in city,the traffic control of the vehicle bee more and more important with the development of cross four corners,more and more traffic lights are used to direct and manage the traffic. This subject take FPGA hardware description language as design method and it pleted the streettraffic control lights control circuit39。在主干道和支干道的交叉路口上，設(shè)置了紅、黃、綠燈，進行交通管理，如圖 1所示。 表 1 交通信號燈的 4 種狀態(tài) 交通信號燈 A B C D 主干道的交通燈 綠（ 20s） 黃（ 4s） 紅（ 10s） 紅（ 4s） 支干道的交通燈 紅 紅 綠 黃 主要參考資料： 【 1】 張洪潤 .FPGA/CPLD 應(yīng)用設(shè)計 200 例（上冊） [M].北京：北京航空航天大學(xué)出版社， 2021. 【 2】 潘松 .EDA 技術(shù)實用教程（第三版） [M].北京：科學(xué)出版社， 2021. 完成期限： 2021 年 11 月到 2021 年 6 月 指導(dǎo)教師簽章： 專業(yè)負責人簽章： 2021 年 11 月 6 日 誠信承諾 本人 __________聲明，本論文及其研究工作是由本人在導(dǎo)師指導(dǎo)下獨立完成，論文所利用的一切資料均符合論文著作要求，且在參考文獻中列出。s transformation carries on the control. This paper which designs the trafficlights39。 1858 年，在英國倫敦主要街頭安裝了以燃煤氣為光源的紅、藍兩色的機械扳手式信號燈，用以指揮馬車通行。 1918 年，又出現(xiàn)了帶控制的紅綠燈和紅外線紅綠燈。紅燈是禁止信號，面對紅燈的車輛必須在交叉路口的停車線后停車。 本設(shè)計利用 VHDL 硬件描述語言結(jié)合可編程邏輯器件進行的，并 通過數(shù)碼管動態(tài)顯示計時結(jié)果。 交通信號燈的設(shè)計 給 交通 生活帶來了極大的方便，而且大大地擴展了 信號燈的各種顯示 功能。 本章小結(jié) 本章節(jié)首先介紹了交通信號燈的發(fā)展史和各個階段出現(xiàn)的交通燈的配置以及作用，詳細敘述了課題的研究背景以及利用 VHDL 語言編寫程序的優(yōu)點所在。使用 CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。 CLB中 3個邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’ 、 F’和 H’。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計方法已被廣泛采用 [3] 。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實 際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。由于狀態(tài)機到 HDL語言有一種標準的對應(yīng)描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 本 設(shè) 計 采 用 了STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UNSIGNED 程序包。本設(shè)計的結(jié)構(gòu)體中包含 6個進程，分別是分頻器進程、計數(shù)器進程、狀態(tài)寄存器進程、數(shù)碼管驅(qū)動進程、七段數(shù)碼管顯示驅(qū)動進程。分頻器在 FPGA 的設(shè)計中也是使用效率非常高的基本設(shè)計。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 圖 分頻器仿真圖 LED 七段數(shù)碼管顯示模塊 7段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74或 4000 系列的器件只能作十進制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD 中實現(xiàn)，輸出信號的 7位分別接圖 31 中數(shù)碼管的 7 個段，高位在左，低位在右 [4] 。 —— 顯示數(shù)字 2 WHEN 0011 = LED7S = 1001111 。 END CASE。 BEGIN IF RST = ?1? THEN CQI := (OTHERS =?0?) 。 北京工業(yè)大學(xué)（設(shè)計）論文 14 IF CQI = 9 THEN COUT = 39。 相關(guān)語法說明： VARIABLE CQ1: STD_LOGIC_VECTOR(3 DOWNTO 0) （ OTHERS=X） SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 d1 = (1=e(3),3= e(5), OTHERS=e(1) )。延時的大小與連線的長短和門單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。其中固有延時的模型語句是： B =A AFTER 20ns；傳輸延時的模型語句是： B =TRANSPORT A AFTER 20ns。 ? 嵌入式存儲資源支持各種存儲器應(yīng)用和數(shù)字信 號處理實施。 本設(shè)計