【正文】 本設(shè)計的硬件測試時通過 Altera公司的 Cyclone系列的 EP1C12Q240C8芯片來實現(xiàn)的，其內(nèi)部原理圖如附錄圖 1所示。 ? 支持單端 I/O 標(biāo)準(zhǔn)和差分 I/O 技術(shù)，支持高達 311Mbps 的 LVDS 信號。 ? 嵌入式存儲資源支持各種存儲器應(yīng)用和數(shù)字信 號處理實施。仿真中 ， δ 延時的引入由EDA 本章小結(jié) 本章介紹了程序中幾個重要模塊的原理，即計數(shù)器模塊 ，分頻器模塊和七段數(shù)碼管顯示模塊的設(shè)計原理以及仿真結(jié)果。其中固有延時的模型語句是： B =A AFTER 20ns；傳輸延時的模型語句是： B =TRANSPORT A AFTER 20ns。時鐘端口，清零和置位端口對毛刺信號十分敏感，任何一點毛刺都可能會使系統(tǒng)出錯，我們可以通過改變設(shè)計來破壞毛刺的條件，從而減少毛刺的產(chǎn)生。延時的大小與連線的長短和門單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。e (3) amp。 d1 = (1=e(3),3= e(5), OTHERS=e(1) )。)。 相關(guān)語法說明： VARIABLE CQ1: STD_LOGIC_VECTOR(3 DOWNTO 0) （ OTHERS=X） SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 END IF。 北京工業(yè)大學(xué)（設(shè)計）論文 14 IF CQI = 9 THEN COUT = 39。 —— 允許計數(shù) , 檢測是否小于 9 ELSE CQI := (OTHERS =?0?)。 BEGIN IF RST = ?1? THEN CQI := (OTHERS =?0?) 。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END CASE。 —— 顯示數(shù)字 6 WHEN 0111 = LED7S = 0000111 。 —— 顯示數(shù)字 2 WHEN 0011 = LED7S = 1001111 。 END 。 圖 分頻器仿真圖 LED 七段數(shù)碼管顯示模塊 7段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74或 4000 系列的器件只能作十進制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD 中實現(xiàn)，輸出信號的 7位分別接圖 31 中數(shù)碼管的 7 個段，高位在左，低位在右 [4] 。 否則繼續(xù)作加 1計數(shù) FULL = 39。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。但 FPGA 提供的鎖相環(huán)個數(shù)極為有限 ,不能滿足使用要求 .因此使用硬件描述語言實現(xiàn)分頻電路經(jīng)常使用在數(shù)字電路設(shè)計中 ,消耗不多的邏輯單元就可以實現(xiàn)對時鐘的操作 ,具有成本低 ,可編程等優(yōu)點 . 該 分頻器實現(xiàn)的是將高頻 的標(biāo)準(zhǔn) 信號轉(zhuǎn)換成 低 頻的時鐘信號，用于觸發(fā)控制器、計數(shù)器和掃描顯示電路。分頻器在 FPGA 的設(shè)計中也是使用效率非常高的基本設(shè)計。 進程 P4 為次態(tài)發(fā)生器，根據(jù)當(dāng)前的狀態(tài)產(chǎn)生狀態(tài)機的下一個狀態(tài)。本設(shè)計的結(jié)構(gòu)體中包含 6個進程，分別是分頻器進程、計數(shù)器進程、狀態(tài)寄存器進程、數(shù)碼管驅(qū)動進程、七段數(shù)碼管顯示驅(qū)動進程。定義了各端口信號的數(shù)據(jù)類型，主要是 STD_LOGIC（標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型）、 STD_LOGIC_VECTOR(標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型 )。 本 設(shè) 計 采 用 了STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UNSIGNED 程序包。 用 VHDL 編寫程序?qū)崿F(xiàn)交通信號燈控制器，其原理框圖如下圖所示。由于狀態(tài)機到 HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。 CPLD/FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實 際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。 VHDL代碼，這是設(shè)計中最為普遍的輸入方式。目前這種高層次的設(shè)計方法已被廣泛采用 [3] 。 IR。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。 IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。這個函數(shù)發(fā)生器能實現(xiàn) 3輸入變量的各種組合函數(shù)。 CLB中 3個邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’ 、 F’和 H’。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block）、輸入 /輸出模塊（ IOBI/O Block）和互連資源（ IR— Interconnect Resource）。使用 CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。 FPGA 概述 FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 本章小結(jié) 本章節(jié)首先介紹了交通信號燈的發(fā)展史和各個階段出現(xiàn)的交通燈的配置以及作用，詳細敘述了課題的研究背景以及利用 VHDL 語言編寫程序的優(yōu)點所在。而城市高速道路在構(gòu)造上的特點，也決定了城市高速道路的交通狀況必然受高速道路與普通道路耦合處 北京工業(yè)大學(xué)（設(shè)計）論文 3 交通狀況的制約。 交通信號燈的設(shè)計 給 交通 生活帶來了極大的方便，而且大大地擴展了 信號燈的各種顯示 功能。 ASIC 是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。 本設(shè)計利用 VHDL 硬件描述語言結(jié)合可編程邏輯器件進行的，并 通過數(shù)碼管動態(tài)顯示計時結(jié)果。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成 北京工業(yè)大學(xué)（設(shè)計）論文 2 果而形成的一門新技術(shù)。紅燈是禁止信號，面對紅燈的車輛必須在交叉路口的停車線后停車。 信號燈的出現(xiàn)，使交通得以有效管制，對于疏導(dǎo)交通流量、提高道路通行能力，減少交通事故有明顯效果。 1918 年，又出現(xiàn)了帶控制的紅綠燈和紅外線紅綠燈。 1869 年 1 月 2日，煤氣燈爆炸，使警察受傷，遂被取消。 1858 年，在英國倫敦主要街頭安裝了以燃煤氣為光源的紅、藍兩色的機械扳手式信號燈，用以指揮馬車通行。人、車、路三者關(guān)系的協(xié)調(diào)，已成為交通管理部門需要解決的重要問題之 一。s transformation carries on the control. This paper which designs the trafficlights39。 本課題 所設(shè)計的交通信號燈控制電路經(jīng)過在 QuartusII 軟件下進行模擬仿真，觀察其波形，并通過將程序下載到目標(biāo) FPGA 器件，進行硬件的調(diào)試驗證，證明所設(shè)計的交通信號燈控制電路完全可以實現(xiàn)預(yù)定的功能，具有一定的實用性。 表 1 交通信號燈的 4 種狀態(tài) 交通信號燈 A B C D 主干道的交通燈 綠（ 20s） 黃（ 4s） 紅（ 10s） 紅（ 4s） 支干道的交通燈 紅 紅 綠 黃 主要參考資料： 【 1】 張洪潤 .FPGA/CPLD 應(yīng)用設(shè)計 200 例（上冊） [M].北京：北京航空航天大學(xué)出版社， 2021. 【 2】 潘松 .EDA 技術(shù)實用教程（第三版） [M].北京：科學(xué)出版社， 2021. 完成期限： 2021 年 11 月到 2021 年 6 月 指導(dǎo)教師簽章： 專業(yè)負(fù)責(zé)人簽章： 2021 年 11 月 6 日 誠信承諾 本人 __________聲明，本論文及其研究工作是由本人在導(dǎo)師指導(dǎo)下獨立完成，論文所利用的一切資料均符合論文著作要求，且在參考文獻中列出。 設(shè)計說明：有兩條公路，一條是交通主干道，另一條是支干道。在主干道和支干道的交叉路口上，設(shè)置了紅、黃、綠燈，進行交通管理，如圖 1所示。 作者簽字： 年 月 日