【導(dǎo)讀】黃、綠LED發(fā)光二極管作為交通信號燈，設(shè)計一個交通信號燈控制器。②交通燈從紅變綠是直接進(jìn)行的，沒有間隔時間；④在任意時間，顯示每個狀態(tài)開始到結(jié)束所需要的時間。出交通信號燈A，B，C，D的4種狀態(tài)，如表1所示?？蘸教齑髮W(xué)出版社，2021.潘松.EDA技術(shù)實(shí)用教程（第三版）[M].北京：科學(xué)出版社，2021.指導(dǎo)下獨(dú)立完成，論文所利用的一切資料均符合論文著作要求，且在參考文獻(xiàn)中列出。行控制中，車輛的交通控制越來越重要。在十字交叉路口，越來越多的使用紅綠燈進(jìn)行。轉(zhuǎn)換順序，當(dāng)然這就需要一個自動和安全的系統(tǒng)對紅、黃、綠燈的轉(zhuǎn)換進(jìn)行控制。通信號燈控制電路完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。Keywords：Controlcircuit；Signallight；FPGA；Softwaredesign；QuartusII

　　

【正文】 12 圖 LED數(shù)碼管管腳分配圖 （ a）共陰極 （ b） 共陽極 該模塊的 VHDL 程序如下： ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。 END 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 。 —— 顯示數(shù)字 0 WHEN 0001 = LED7S = 0000110 。 —— 顯示數(shù)字 1 WHEN 0010 = LED7S = 1011011 。 —— 顯示數(shù)字 2 WHEN 0011 = LED7S = 1001111 。 —— 顯示數(shù)字 3 WHEN 0100 = LED7S = 1100110 。 —— 顯示數(shù)字 4 WHEN 0101 = LED7S = 1101101 。 —— 顯示數(shù)字 5 WHEN 0110 = LED7S = 1111101 。 —— 顯示數(shù)字 6 WHEN 0111 = LED7S = 0000111 。 —— 顯示數(shù)字 7 WHEN 1000 = LED7S = 1111111 。 —— 顯示數(shù)字 8 WHEN 1001 = LED7S = 1101111 。 —— 顯示數(shù)字 9 WHEN OTHERS = NULL。 END CASE。 北京工業(yè)大學(xué)（設(shè)計）論文 13 END PROCESS 。 END 。 圖 七段數(shù)碼管仿真圖 計數(shù)器模塊 該模塊的主要 VHDL 程序如下 ： ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 END CNT10。 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST = ?1? THEN CQI := (OTHERS =?0?) 。 —— 計數(shù)器異步復(fù)位 ELSIF CLK?EVENT AND CLK=?1? THEN —— 檢測時鐘上升沿 IF EN = 39。139。 THEN —— 檢測是否允許計數(shù)（同步失能） IF CQI 9 THEN CQI := CQI + 1。 —— 允許計數(shù) , 檢測是否小于 9 ELSE CQI := (OTHERS =?0?)。 —— 大于 9， 計數(shù)值清零 END IF。 END IF。 END IF。 北京工業(yè)大學(xué)（設(shè)計）論文 14 IF CQI = 9 THEN COUT = 39。139。 —— 計數(shù)大于 9，輸出進(jìn)位信號 ELSE COUT = 39。039。 END IF。 CQ = CQI。 —— 將計數(shù)值向端口輸出 END PROCESS。 END behav。 相關(guān)語法說明： VARIABLE CQ1: STD_LOGIC_VECTOR(3 DOWNTO 0) （ OTHERS=X） SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0)。 VARIABLE a1 ： STD_LOGIC_VECTOR(15 DOWNTO 0)。 ...... d1 = ( OTHERS=39。039。)。 a1 := ( OTHERS=39。039。)。 d1 = (1=e(3),3= e(5), OTHERS=e(1) )。 f =e (1) amp。 e (5) amp。 e (1) amp。e (3) amp。 e (1)； 程序分析 ： 圖 程序的 RTL 電路（ Synplify 綜合） 圖 計數(shù)器仿真圖 北京工業(yè)大學(xué)（設(shè)計）論文 15 整體程序的仿真 前 面介紹了計數(shù)器，七段數(shù)碼管和分頻器模塊，本節(jié)開始對整體程序進(jìn)行編譯及仿真， 程序編譯時遇到了幾個錯誤，但問題不大，有些是語句結(jié)束時少了分號，有的是沒有結(jié)束進(jìn)程，經(jīng)過導(dǎo)師的精心指導(dǎo)后終于編譯成功了。 下圖是整體程序的仿真圖： 圖 在設(shè)計過程中，仿真的波形會出現(xiàn)毛刺。信號在 FPGA 器件內(nèi)部通過連線和邏輯門時，都有一定的延時。延時的大小與連線的長短和門單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。此外，信號的高 /低電平轉(zhuǎn)換也需要一定的過渡時間。由于存在這些因素的影響，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現(xiàn)一些不正確的“毛刺”，稱為“冒險現(xiàn)象”。冒險往往會影響到邏輯電路的穩(wěn)定性 [5] 。時鐘端口，清零和置位端口對毛刺信號十分敏感，任何一點(diǎn)毛刺都可能會使系統(tǒng)出錯，我們可以通過改變設(shè)計來破壞毛刺的條件，從而減少毛刺的產(chǎn)生。例如，在數(shù)字電路設(shè)計中，常常采用格雷碼計數(shù)器取代普通二進(jìn)制計數(shù)器，這是因?yàn)楦窭状a的輸出每次只有一次跳變，消除了競爭冒險的發(fā)生條件，避免了毛刺 的產(chǎn)生。毛刺不是對所有的輸入都有危害，例如 D 觸發(fā)器的D 輸入端，只要毛刺不出現(xiàn)在時鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成影響，即 D觸發(fā)器的 D 輸入端對毛刺不敏感，利用 D觸發(fā)器這一特性，可以有效的消除毛刺。 在仿真過程中會出現(xiàn)延時，延時分為固有延時和傳輸延時。其中固有延時的模型語句是： B =A AFTER 20ns；傳輸延時的模型語句是： B =TRANSPORT A AFTER 20ns。這兩個延時的輸入輸出波形如圖 和 所示。 北京工業(yè)大學(xué)（設(shè)計）論文 16 圖 固有延時輸入輸出波 形 圖 VHDL 仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量，即仿真軟件的最小分辯時間，這個延時量就稱為仿真（ Simulation Delta），或稱 δ 延時，從而使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。由此可見，在行為仿真、功能仿真乃至綜合中，引入 δ 延時是必需的 [5] 。仿真中 ， δ 延時的引入由EDA 本章小結(jié) 本章介紹了程序中幾個重要模塊的原理，即計數(shù)器模塊 ，分頻器模塊和七段數(shù)碼管顯示模塊的設(shè)計原理以及仿真結(jié)果。由于這幾個重要模塊在之前也曾經(jīng)做過類似的編寫和程序仿真，所以仿真過程很順利，沒有遇到太大的麻煩。 北京工業(yè)大學(xué)（設(shè)計）論文 17 4 系統(tǒng)硬件測試 Cyclone 系列 FPGA 介紹 Altera的 Cyclone系列 FPGA，平衡了邏輯、存儲器、鎖相環(huán)和高級 I/O接口， Cyclone FPGA 是價格敏感應(yīng)用的最佳選擇 [6] 。 Cyclone FPGA 具有以下特性： ? 新的可編程構(gòu)架通過設(shè)計實(shí)現(xiàn)低成本。 ? 嵌入式存儲資源支持各種存儲器應(yīng)用和數(shù)字信 號處理實(shí)施。 ? 專用外部存儲接口電路電路集成了 DDR FCRAM 和 SDRAM 器件以及 SDR SDRAM 存儲器件。 ? 支持串行、總線和網(wǎng)絡(luò)接口及各種通信協(xié)議。 ? 使用 PLL 管理片內(nèi)和片外系統(tǒng)時序。 ? 支持單端 I/O 標(biāo)準(zhǔn)和差分 I/O 技術(shù)，支持高達(dá) 311Mbps 的 LVDS 信號。 ? 處理能力支持 NiosⅡ 系列嵌入式處理器。 ? 采用新的串行配置器件的低成本配置方案。 ? 通過 QuartusⅡ 軟件 OpenCore 評估特性，免費(fèi)評估 IP 功能。 本設(shè)計的硬件測試時通過 Altera公司的 Cyclone系列的 EP1C12Q240C8芯片來實(shí)現(xiàn)的，其內(nèi)部原理圖如附錄圖 1所示。 引腳分配 [7] FPGA 引腳分配原則： ? 第一，最先指配那些只能在特定引腳上工作的特殊信號，正常情況下是指