【正文】 end if。 ENTITY dizhi IS Port(clk : IN STD_LOGIC。 then clk_25 = not clk_25。 USE 。039。 end if。139。)。 htout,vtout: out STD_logic_vector(9 downto 0))。 也許 這個(gè)設(shè)計(jì)做的 并不是 太好， 但 在設(shè)計(jì)過程中所學(xué)到的東西 才 是這次畢業(yè)設(shè)計(jì)的最大收獲和財(cái)富， 為之 受益終身?？傊还?掌握的了 的還是 不懂得， 困難 確實(shí) 比較多， 凡是難開頭 ，不知道 從哪 入手。隨著 VGA 接口的 普遍 使用，這種結(jié)合 FPGA 的 系統(tǒng)級(jí)設(shè)計(jì)方法已經(jīng)展現(xiàn)優(yōu)勢(shì)。為此不在重復(fù)其設(shè)計(jì)過去，這里只給出其模塊圖，如圖 : 圖 地址發(fā)生器模塊 頂層設(shè)計(jì) 在以上模塊設(shè)計(jì)完成后，新建系統(tǒng)工程，建原理圖文件，調(diào)用 VGA顯示模塊。點(diǎn)擊【 Browse】，找出以生產(chǎn)的 HEX文件的位置并添加。反之取 f red=0。 用當(dāng)下 應(yīng)用較廣泛的 24 位真彩色圖像 舉例分析 ，其特點(diǎn)是： 24 位真彩色圖像 的 存儲(chǔ)文件中沒有 圖像顏色表 。而圖像都具有固定的格式，如 BMP,JPEG,GIF 等 。至此， vga640480 顯示掃描模塊文件建立完成。 一個(gè)獨(dú)立的計(jì)數(shù)器產(chǎn)生垂直時(shí)序信號(hào)。 地址發(fā)生器接收所要顯示的數(shù)據(jù)讀取控制信號(hào)，產(chǎn)生 與圖像數(shù)據(jù) ROM 模塊 對(duì)應(yīng)得地址，根據(jù) VGA 顯示的像素分布，確定讀取對(duì)應(yīng)數(shù)據(jù)的地址，由于所顯示的圖形每行需 256 個(gè)像素，而 ROM中每個(gè)地址存儲(chǔ)的數(shù)據(jù)時(shí) 64 位，故每 4個(gè)地址取出的數(shù)據(jù)用于一行的顯示 。 Quartus 平臺(tái) 與縱多的 EDA 供應(yīng)商 所 開發(fā) 的 工具 能 相兼容。 Quartus II能夠 在 多系統(tǒng) 上使用， 為用戶的設(shè)計(jì)方式提供了完善的圖形界面。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 17 ◆ VHDL具有將大規(guī)模設(shè)計(jì)進(jìn)行分解和再次利用已有的設(shè)計(jì)功能得益于其語句的行為描述能力和程序結(jié)構(gòu)。 VHDL主要 是被 用 來 描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。在 QuartusII 中主要是通過 Assemble(生成編程文件 )、 Programmer(建立包含設(shè)計(jì)所有器件名稱和選項(xiàng)的鏈?zhǔn)轿募?)、轉(zhuǎn)換編程文件等功能來支持這一步驟的。布局布線 為此過程中最重要的步驟 。 經(jīng) 過仿真能 迅速 發(fā)現(xiàn)設(shè)計(jì) 上存在 的錯(cuò)誤，設(shè)計(jì)進(jìn)度 得于加快 ，設(shè)計(jì)的可靠性 得到大幅提高 。在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計(jì)，器件選擇等一些準(zhǔn)備工作。 FPGA是在 PAL(Programmable Array Log2ic)， GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來，是一種具有豐富的可編程 I/O引腳、邏輯宏單元、門電路以及 RAM 空間的可編程邏輯器件 ,大概所有應(yīng)用了門陣列、 PLD 與中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD器件。圖 明了每個(gè)時(shí)序的聯(lián)系。然后，控制 器接收并利用視頻數(shù)據(jù)在適當(dāng)?shù)臅r(shí)間顯示，電子束移動(dòng)到指定的像素點(diǎn)。如果電子束從后返回左或頂邊，顯示屏并不顯示任何信息 。通過 VGA_RED、 VGA_BLUE、 VGA_GREEN置高或 低來產(chǎn)生 8中顏色，如表 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 11 表 顏色對(duì)照 VGA_RED VGA_GREEN VGA_BLUE Resulting color 0 0 0 Black 0 0 1 Blue 0 1 0 Green 0 1 1 Cyan 1 0 0 Red 1 0 1 Magenta 1 1 0 Yellow 1 1 1 White VGA信號(hào)的時(shí)序由視頻電氣標(biāo)準(zhǔn)委員會(huì)（ VESA）規(guī)定。這樣執(zhí)行的原因 ， 一方面是由于顯示 24位真彩色很少在實(shí)際應(yīng)用被用到 。 圖 VGA顯示模塊 與 CRT顯示器的控制框圖 屏幕掃描即是電子束掃描一幅屏幕圖像上的各個(gè)點(diǎn)的過程。行同步的消隱時(shí)間 T1(約為 6S)；行顯示的時(shí)間 T2(約為 26s)；場(chǎng)同步的消隱時(shí)間T3(兩行周期 )；場(chǎng)顯示的時(shí)間 T4(480 行周期 )[3]。彩色則由 R， G， B(紅： RED，綠： GREEN，藍(lán)： BLUE 這三基色夠成。因此，工業(yè)控制及其他領(lǐng)域也更加重視使用 FPGA，利用 FPG 完成 VGA 顯示控制，可以使圖像的顯示脫離 PC 機(jī)的控制，形成體積小、功耗低的格式嵌入式系統(tǒng)（便基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 7 攜式設(shè)備或手持設(shè)備），應(yīng)用地面勘測(cè)，性能檢測(cè)等方面，具有重要的現(xiàn)實(shí)意義 [1]。此外設(shè)計(jì)和使用 VGA接口軟核更具有以下幾點(diǎn)優(yōu)勢(shì)： ◆ 使用芯片更少，節(jié)省板上資源，布 線難度大大減少。被 廣泛應(yīng)用 于 彩色顯示領(lǐng)域 。 蕪湖職業(yè)技術(shù)學(xué)院專 科畢業(yè)設(shè)計(jì) 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 學(xué)生姓名 學(xué) 號(hào) 1304010123 所 在 系 信息工程系 專業(yè)名稱 嵌入式技術(shù)與應(yīng)用 班 級(jí) 2021級(jí) 1 班 指導(dǎo)教師 蕪湖職業(yè)技術(shù) 學(xué)院 二○一 五 年 十 月 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 1 摘 要 本文介紹了 一種利用可編程邏輯器件實(shí)現(xiàn) VGA 圖像顯示控制的方法，闡述了 VGA圖像顯示控制器中 VGA 顯像的 基本原理以及功能演示， 利用可編程器件 FPGA 設(shè)計(jì) VGA圖像顯示控制的 VHDL 設(shè)計(jì)方案，并在 Altera 公司的 QuartusII 軟件環(huán)境下完成 VGA 模塊的設(shè)計(jì)。 使用 VGA顯示控制器的 FPGA設(shè)計(jì) 有著高度的靈活性，并 能夠 根據(jù)不同類型，規(guī)模，和不同的適用場(chǎng)合，尤其是工業(yè)產(chǎn)品，做一些特殊的設(shè)計(jì)，用最低的價(jià)格，滿足系統(tǒng)的要求 ， 并能解決一般顯示控制器本身固有的一些點(diǎn)。 ◆ 當(dāng)高速數(shù)據(jù)進(jìn)行傳輸時(shí)，減少高頻噪聲干擾。本設(shè)計(jì)在 FPGA 開發(fā)板上使用 VGA 接口的顯示器顯示彩條及簡(jiǎn)單的圖形，可以成為整個(gè)采集系統(tǒng)的參考設(shè)計(jì)，實(shí)用價(jià)值良好。顯示則采取逐行掃描得方式解決，使得從陰極射線槍中發(fā)出的電子束得以打在具有熒光粉得熒光屏上，產(chǎn)生R， G，三基色的彩色像素。 圖 行、場(chǎng)掃描時(shí)序示意圖 VGA得圖形模式可以分成三類： CGA、 EGA兼容的圖形模式，標(biāo)準(zhǔn) 的 VGA圖形模式及 VGA基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 9 擴(kuò)展圖形模式。當(dāng)今的顯示器都采用光柵掃描這一方式來進(jìn)行它的屏幕掃描。 此外考慮節(jié)約成本得想法 ， 由于要用到專用 DA轉(zhuǎn)換器 ,成本必會(huì)增加。以下提供的 VGA系統(tǒng)和時(shí)序信息作為例子來說明 FPGA在 640 480模式下是如何驅(qū)動(dòng) VGA監(jiān)視 器的。在消隱周期 —— 電子束重新分配和穩(wěn)定于新的水平或垂直位時(shí)，丟失了許多信息。 VGA控制器產(chǎn)生水平同步時(shí)序信號(hào)（ HS）和垂直同步時(shí)序信號(hào) (VS)，調(diào)節(jié)在每個(gè)像素時(shí)鐘視頻數(shù)據(jù)的傳送。 表 640X480時(shí)序信號(hào) Symbol Parameter Vertical Sync Horizontal Sync Time Clocks Liens Time Clocks TS Sync pulse time 4168,800 521 32μ s 800 TDISP Display time 384,000 480 s 640 TPW Pulse width 64μ s 1,600 2 s 96 TFP Front porch 320μ s 8,000 10 640 16 TBP Back Porch 928μ s 23,200 29 s 48 圖 各時(shí)序之間的聯(lián)系 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 13 第 2 章 FPGA 簡(jiǎn)介及設(shè)計(jì)流程 FPGA 簡(jiǎn)介 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電 路設(shè)計(jì)，經(jīng)過簡(jiǎn)單的綜合與布局，可以很快的燒錄到 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的主流技術(shù)。 CPLD 得設(shè)計(jì)基于 E2CMOS 工藝 ,它的 基本邏輯單元?jiǎng)t是由一些與、或陣列外加觸發(fā)器構(gòu)成的 ， 但 FPGA 則選擇 SRAM 工藝進(jìn)行設(shè)計(jì) ， 基本邏輯單元依據(jù)查找表而進(jìn)行設(shè)計(jì)。圖 一個(gè)完整的 FPGA 設(shè)計(jì)過程。 綜合優(yōu)化：是指將設(shè)計(jì)輸入 (HDL 語言、原理圖 )翻譯成由基本邏輯單元（與、或、非門 ,RAM,觸發(fā)器等）組成的邏輯連接 (網(wǎng)表 ),依照其目標(biāo)與要求 (約束條件 )，將生成的邏輯連接優(yōu)化 ,同時(shí)輸出 edf和 edn等格式標(biāo)準(zhǔn)的網(wǎng)表文件 ,能為 FPGA/CPLD廠家的實(shí)現(xiàn)布局布線器。布局 (Place)即指將在FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上合理的適配邏輯網(wǎng)表中的硬件源語或者底層單元。 VHDL 簡(jiǎn)介 VHDL語言是一種 被 用于電路設(shè)計(jì) 中 的高級(jí)語言。除了 擁 有 的 語句 絕大 多 數(shù) 具 備 硬件特征 外 ， 它得 語言形式、描述風(fēng)格以及語法于 普通 的計(jì)算機(jī)高級(jí)語言 基本無異 。符合市場(chǎng)的需求，使得規(guī)模大的系統(tǒng)高效，高速的完成由有多人或者多個(gè)研發(fā)組同時(shí)并行工作才得以實(shí)現(xiàn)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中， 學(xué)用簡(jiǎn)單 等特點(diǎn)。 LogicLock 軟基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 18 件的 模塊設(shè)計(jì)功能 得到相當(dāng)?shù)母倪M(jìn) ， 增加了 FastFit 編譯選項(xiàng)，網(wǎng)絡(luò)編輯性能 得于推薦 ，此外 調(diào)試能力 明顯提升很多 。 VGA 顯示控制模塊：主要分為時(shí)序信 號(hào)和數(shù)據(jù)顏色的控制， imgrom 模塊即圖像數(shù)據(jù) ROM 模塊，在這一模塊中需要解決的是圖像數(shù)據(jù) BMP位圖文件的來源及轉(zhuǎn)換成 HEX文件，利用 Image2lcd對(duì)本次設(shè)計(jì)圖片處理得到 BMP文件，最終在 Quartus II得到 HEX文件，在已 設(shè)置 LPM_ROM進(jìn)行加載圖像數(shù)據(jù)。垂直同步計(jì)數(shù)器在每個(gè) HS 脈沖信號(hào)來臨時(shí)自動(dòng)加 1，譯碼值產(chǎn)生 VS 信號(hào)。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 23 圖 元件封裝 在圖 【 File】菜單中點(diǎn)選【 Gree Update】 /【 Greate Symbol File For Cunrent File】對(duì) vga640480 文本文件進(jìn)行封裝得出原理圖模塊如圖 : 圖 vga640480 顯示掃描模塊 通過以上步驟，便完成了 vga640480 顯示掃描模塊的設(shè)計(jì)工作，即系統(tǒng)底成模塊完成。 其中 ， BMP格式圖像 作為 一種很常見的圖像格式， 無壓縮處理，且 具備 相對(duì)簡(jiǎn)單文件結(jié)構(gòu)，易于處理，在本設(shè)計(jì)中采用了 BMP 圖像作為研究對(duì)象。圖像中每一像素由 RGB 三個(gè)分量 構(gòu) 成，每個(gè)分量 分為 8位，每個(gè)像素需 要 24位 。同理，顏色 的 分量值 f green , f blue 可取得相應(yīng)的 0,1二值 [12]。 圖 調(diào)入 POM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能 至此， LPMRom 設(shè)計(jì)完成，產(chǎn)生 imgrom（圖像數(shù)據(jù) Rom）模塊器件，以供系統(tǒng)頂層調(diào)用 ,如圖 所示 : 圖 imgrom（圖像數(shù)據(jù) ROM） 二分頻模塊 在系統(tǒng)進(jìn)行設(shè)計(jì)中二 分頻把 50MHz 時(shí)鐘頻率分成 25MHz 并提供給其它模塊作為時(shí)鐘。 Imgrom（圖像數(shù)據(jù) rom），二分頻模塊，地址譯碼器，把它們連線組成系統(tǒng)的原理圖，如圖 所示 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 30