【正文】 當然，本文也 作了一定修改，也就是讓四位并行輸入的數(shù)據(jù)以 三個四位數(shù)據(jù) 的形式輸出。 u4: fifo3 port map(dain=k1_temp,daout=daout_temp)。 k3:out std_logic_vector(2 downto 0))。 a:in std_logic_vector(2 downto 0)。 ah,bh:in std_logic_vector(3 downto 0)。 南昌航空大學(xué)學(xué)士學(xué)位論文 27 圖 四位并串轉(zhuǎn)換接口電路 RTL圖 四位串并轉(zhuǎn)換接口電路設(shè)計 及仿真 四位串并轉(zhuǎn)換接口電 路 所要實現(xiàn)的功能是：將串行輸入的四位數(shù)據(jù)加上幀同步碼高四位和低四位后，將數(shù)據(jù)以十二位并行輸出。 signal a_temp:std_logic_vector(1 downto 0)。 din15:in std_logic_vector(3 downto 0)。 dt15:out std_logic)。輸出的數(shù)據(jù)都進入并串轉(zhuǎn)換器，變成串行數(shù)據(jù)輸出。 seg2 編碼輸出為0111111， seg3 編碼輸出為 0000110，對照表 ，顯示的為“ 01”，再與表 對比，得出鍵值編碼為 1111011110。 end ponent。 keypressed: out std_logic。 keypressed: out std_logic。 源程序 及 RTL 圖見附錄 A。由此，該設(shè)計實現(xiàn)了功能。 end if。 temp_preseed=39。139。 when 1011111110=keyvalue=conv_std_logic_vector(13,5)。 temp_preseed=39。139。 when 1110111110=keyvalue=conv_std_logic_vector(5,5)。 temp_preseed=39。 architecture one of keydecoder is signal temp_preseed: std_logic。 use 。 南昌航空大學(xué)學(xué)士學(xué)位論文 18 圖 按鍵掃描程序波形仿真圖 圖 按鍵掃描模塊的 RTL圖 觀察圖 掃描電路仿真圖可見， 該電路實現(xiàn)了掃描功能。 when S2=next_state=S3。 begin process(clk_scan) begin ifclk_scan39。 end entity keyscan。 每掃描一 行 按鍵， 都會產(chǎn)生由南昌航空大學(xué)學(xué)士學(xué)位論文 17 key_drv4 — key_drv0 和 key_in4? key_in0 組成的鍵值編碼，然后交由鍵值譯碼電路完成譯碼 。 end。139。139。 use 。 表 鍵值 與數(shù)碼的關(guān)系 掃描輸入編碼 key_drv4— key_drv0 鍵盤輸出編碼 按鍵編碼 按鍵鍵值 key_in4— key_in0 11110 11110 1111011110 1 11101 1111011101 2 11011 1111011011 3 10111 1111010111 4 11101 11110 1110111110 5 11101 1110111101 6 11011 1110111011 7 10111 1110110111 8 11110 1011111110 9 南昌航空大學(xué)學(xué)士學(xué)位論文 15 10111 11101 1011111101 10 11011 1011111011 11 10111 1011110111 12 10111 11110 1011111110 13 11101 1011111101 14 11011 1011111011 15 10111 1011110111 16 01111 01111 0111101111 復(fù)位 其中沒有給出定義的鍵視為擴展鍵，當要實現(xiàn)其他功能時可對鍵盤進行擴展。 本設(shè)計復(fù)用接口實現(xiàn)的主要功能為：當系統(tǒng)上電后，由 矩陣開關(guān)輸入所要選擇的接口相對應(yīng)的鍵值，按下鍵后，就會打開相應(yīng)的接口，而后被測設(shè)備中的數(shù)據(jù)就可經(jīng)接口電路傳輸?shù)轿C系統(tǒng)中 （鍵值與接口關(guān)系見附錄 C） 。引腳設(shè)定后，必須再編 譯一次 。選擇 Assignment→ Setting 命令，即彈出仿真參數(shù)設(shè)置窗口。選擇 Files→ Save As 命令。 （ 2） 設(shè)置仿真時間區(qū)域，對于時序仿真來說，將仿真時間設(shè)置在一個合理的時間區(qū)域上十分重要。在這一過程中，將設(shè)計項目適配到 FPGA/CPLD 目標器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序南昌航空大學(xué)學(xué)士學(xué)位論文 12 信息文件、器件編程的目標文件等。 Altera公司的 Quartus II 提供的各種原理圖庫進行設(shè)計輸入是一種最為直接的輸入方式。“接口 ” 中這些可以和 CPU進行讀或?qū)懙募拇嫫鞅环Q為“端口 ” （ Port） 。 （ 2） 模擬量 當微機用于控制時，諸如溫度 、壓力、流量及位移等各種非電量現(xiàn)場信號。這就要求接口有產(chǎn)生中斷請求和 DMA 請求南昌航空大學(xué)學(xué)士學(xué)位論文 9 的能力以及中斷管理和 DMA管理的能力。 2． 對外設(shè)的控制和監(jiān)測能力 接口接受 CPU 送來的命令字或控制字，再有接口電路對命令代碼進行識別和分析，并分解成若干個控制命令，實施 對外部設(shè)備的控制和管理（“命令口 ” ） ?？梢哉f微機接口技術(shù)是采用硬件和軟件相結(jié)合的方法 來研究微處理器如何與外部世界進行最佳耦合與匹配，以便在 CPU與外部 世界之間進行高效、可靠的信息交換技術(shù)。當門級或門級以上的層次通過 仿真驗證后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝(如 MOS． CMOS 等 )。 VHDL 是一種全方位的硬件描述語言，包括從系統(tǒng)到電路的所有設(shè)計層次。其中 VerilogHDL起源于集成電路的設(shè)計， ABEL起源于可編程邏輯器件的設(shè)計，而 VHDL則起源于 VHSIC 計劃，這是美國國防部于 1980 年制定的，目標是為下一代集成電路的設(shè)計和制造而制定的一種新的描述方法。 Cyclone 具有多達 288Kb 的片內(nèi) RAM 并集成了一些復(fù)雜的功能。使用 FPGA還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)及硬件軟化、軟件硬化等功能。固核是完成了綜合的功能塊，通常以網(wǎng)表的形式提交客戶使用。而 Bottomup 的設(shè)計往往使設(shè)計者關(guān)注了細節(jié)，而對整個系統(tǒng)缺乏了規(guī)劃，當設(shè)計出行問題時，如果要修改的話，就會比較麻煩，甚至前功盡棄，不得不從頭再來。由于設(shè)計的主要仿真和調(diào)試是在高層次完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計工作的一次成功率。在設(shè)計時，幾乎沒有靈活性可言，設(shè)計一個系統(tǒng)的芯片種類多且數(shù)量大。雖然，該復(fù)用接口只是航空檢測儀的一部分，但因為設(shè)計的接口多樣而使工作變得繁重?？傊F(xiàn)代測試領(lǐng)域的技術(shù)綜合利用了各種高技術(shù)成果，諸如低功耗高速高密度器件，大容量存儲器件、人工智能器件、容錯芯片、高性能微處理機，內(nèi)有豐富控制程序與選進控制算法的數(shù)字式控制器以及激光與光纖技術(shù)等。檢測如按發(fā)展過程又可分為離位檢測、原位檢測、故障機內(nèi)檢測、綜合測試與維修系統(tǒng)，以及人工智能專家系統(tǒng)。 其 使用期長，不會因工藝變化而使描述過時 ， 因為 VHDL 的硬件描述與工藝無關(guān)， 當工藝改變時，不必像電路原理圖一樣要重新設(shè)計而造成資源浪費， 只需修改相應(yīng)程序中的屬性參數(shù)即可 。所以設(shè)備性能參數(shù)超標與否是威脅飛行安全的重要因素之一，并受到越來越多機務(wù)維護工作者的關(guān)注。 在高技術(shù)條件下， 為了及時、準確、定性的判斷設(shè)備性能參數(shù)超標與否，需要研制一種切實可行的航空設(shè)備檢測方法，設(shè)計一種客觀、準確、快速、方便的航空設(shè)備綜合檢測儀 。 一般來說， 一個大規(guī)模的設(shè)計 很難 由一個人獨立完成，必須 將設(shè)計任務(wù)分解為各個模塊，再 由多人共同承擔(dān) 相應(yīng)模塊的設(shè)計任務(wù) ， 而VHDL 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用， 這就為大規(guī)模設(shè)計提供了很大的方便。另外，無損檢測也是檢測中的一項重要技術(shù)，它是針對航空技術(shù)裝備中材料方面的裂 紋故障和缺陷故障而使用的一項檢測技術(shù)。 在 這些高技術(shù)產(chǎn)品為基礎(chǔ) 上 ,還 發(fā)展了先進的傳感器技術(shù)、人工智能技術(shù)以及動態(tài)實時建模技術(shù)。本文復(fù)用接口 集成在單芯片中， 包括了普通設(shè)備的四位數(shù)據(jù)接口、八位數(shù)據(jù)接口、十六位數(shù)據(jù)接口及三十二位數(shù)據(jù)接口，其中各接口除了具備傳統(tǒng)的串行和并行接口外，還加入了串并轉(zhuǎn)換接口南昌航空大學(xué)學(xué)士學(xué)位論文 3 和并串轉(zhuǎn) 換接口功能。 PLD 器件和 EDA 技術(shù)的出現(xiàn)，改變了這種傳統(tǒng)的設(shè)計思路，使人們可以立足于 PLD芯片來實現(xiàn)各種不同功能的電路，新的設(shè)計方法能夠由設(shè)計者自己定義器件內(nèi)部邏輯和引腳，將原來由電路板設(shè)計完成的工作大部分放在芯片設(shè)計中進行。 在 Topdown 的設(shè)計中，將設(shè)計分成幾個不同的層次：系統(tǒng)級、功能級、門級、南昌航空大學(xué)學(xué)士學(xué)位論文 4 開關(guān)級等，按照自上而下的順序，在不同的層次上，對系統(tǒng)進行設(shè)計與仿真。因此，在數(shù)字系統(tǒng)的設(shè)計中，主要采用 Topdown 的設(shè)計思路，而以 Bottomup設(shè)計為輔。軟核使用靈活，但其可預(yù)測性差，延時不一定能達到要求；硬核可靠性高，能確保性能，如速度、功耗，能夠很快的投入使用。 FPGA 的基本特點 (1)FPGA 的容量較大，包含大量的邏輯單元、內(nèi)嵌存儲器，以及一些其他高級特點，適合比較復(fù)雜的時序邏輯的應(yīng)用，比如，嵌入式 CPU、數(shù)據(jù)處理等，它的現(xiàn)場可編程，還可以 配合單片機或 DSP 工作； (2)FPGA 提供了充足的有效邏輯容量密度，不僅大大減少印刷電路板的空間，大大降低系統(tǒng)功耗，同時大大提高了系統(tǒng)設(shè)計的工藝可實現(xiàn)性和產(chǎn)品的可取性； (3)FPGA 內(nèi)部采用片段連接（ Segment Interconnect） ,采用這種連接可以充分利用其繞線功能； (4)FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一； (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 Cyclone 器件具有多個全功能 PLL，能夠管理板極的時鐘網(wǎng)絡(luò)和同工業(yè)標準外部存儲器相連的專用 I/O 接口。 VHSIC 計劃和同期的 ARPAR（先進的計算機體系結(jié)構(gòu) ） 計劃，成為后來信息高速公路計劃的基礎(chǔ)。在描述風(fēng)格上， VHDL支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。這樣，在工藝更新時，就無須修改原程序，只要改變相應(yīng)的映射工具就行了。 南昌航空大學(xué)學(xué)士學(xué)位論文 8 接口的功能 外部設(shè)備 的種類 繁多，可以是機械式的、 電子式的、機電式的、磁電式的以及光電式的等 。 外部設(shè)備的工作狀況以 狀態(tài)字或應(yīng)答信號通過接口返回給 CPU，以“握手聯(lián)絡(luò)”過程來保證 主機與外設(shè)輸入 /輸出操作的同步于協(xié)調(diào)（“狀態(tài)口 ” ） 。 6． 可編程功能 對一些通用的、功能齊全的接口電路，應(yīng)該具有可編程的能力， 即 可用軟件來選用多功能 接口電路的某些功能，以適應(yīng)具體工作的要求，這也是近代 接口電路的發(fā)展方向。這些模擬量必須先經(jīng)過 A/D 轉(zhuǎn)換后才能輸入微機；微機的控制輸出先經(jīng)過D/A轉(zhuǎn)換后才能去控制執(zhí)行機構(gòu)。按存放信息的類型，這些端口可分為南昌航空大學(xué)學(xué)士學(xué)位論文 10 “數(shù)據(jù)口”、“狀態(tài)口”與“控制口”，分別存放數(shù)據(jù)信息、狀態(tài)信息和控制信息。 若要使用 這種 輸入 方式，應(yīng)采用自頂向下邏輯分塊，把大規(guī)模的電路劃分成若干小塊。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除；然后產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表 形式 的電路原理圖文件。通常設(shè)置時間范圍在數(shù)十微秒間。 （ 5） 編輯輸入波形。 （ 9） 啟動仿真器。編譯后，會生成 SOF 格式配置文件，對 FPGA進行配置模式有： JTAG,Passive Serial， Active Serial 和 InSocket. 4 復(fù)用接口電路 設(shè)計 復(fù)用接口電路 總體結(jié)構(gòu) 設(shè)計 在本 文 中，復(fù)用接口由 矩陣開關(guān)電路和接口電路 組成。 矩陣開關(guān) 電路 設(shè)計 矩陣式鍵盤的工作原理 矩陣式鍵盤采用常用的 行列 格式， 5x5 矩陣鍵盤的面板配置 及外圍接點電路 [26]如 圖 所示 。 如果有按鍵被按下時，則將讀出的值送至 編 碼電路進行編碼。 use 。