【正文】 .......................... 29 頂層設(shè)計(jì) ........................................................ 29 設(shè)計(jì)結(jié)果 ........................................................ 31 第 5 章 結(jié)束語(yǔ) .......................................................... 33 附 錄 ................................................................... 35 顯示掃描模塊代碼 ........................................................ 35 二分頻器模塊代 碼 ........................................................ 36 地址發(fā)生器模塊代碼 ...................................................... 37 參考文獻(xiàn) ................................................................ 38 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 4 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 5 前 言 現(xiàn)在社會(huì)，以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)飛速發(fā)展 ，以及信息的爆炸式增長(zhǎng)， 人們獲得很大一部分的視覺(jué)信息是從各種電子顯示設(shè)備上獲得的 ,為此對(duì) 電子顯示設(shè)備的要求也越來(lái)越高 ,在 這些因素影響下 ,顯示技術(shù)也取得了快速發(fā)展。最終實(shí)現(xiàn) VGA 圖像顯示控制器， VGA 圖像控制器是一個(gè)較大的數(shù)字系統(tǒng)，傳統(tǒng)的圖像顯示的方法是在圖像數(shù)據(jù)傳輸?shù)接?jì)算機(jī)，并通過(guò)顯示屏顯示出在傳輸過(guò)程中，將圖像數(shù)據(jù)的 CPU 需要不斷的信號(hào)控制，所以造成 CPU 的資源浪費(fèi)，系統(tǒng)還需要依靠計(jì)算機(jī)，從而減少了系統(tǒng)的靈活性。 采用 FPGA芯片和 EDA設(shè)計(jì)方法， 可 根據(jù)用戶的需求， 為 設(shè)計(jì)提供了有針對(duì)性的 VGA顯示控制器，不需要依靠計(jì)算機(jī)，它可以大大降低成本，并可以滿足生產(chǎn)實(shí)踐中 不斷 改變的 需要 ，產(chǎn)品的升級(jí)換代和方 便迅 速 。 ◆ 整體設(shè)計(jì) 費(fèi)用降低 ， 產(chǎn)品更具有價(jià)格優(yōu)勢(shì)。 其中，除了 2 根 NC（ Not Connect)信 號(hào)、 3 根顯示數(shù)據(jù)總線和 5 個(gè) GND信號(hào)，比較重要的是 3 根 RGB 彩色分量信號(hào)和 2根掃描同步信號(hào) HSYNC 和 VSYNC 針 [2]。場(chǎng)同步則采用場(chǎng)同步信號(hào)進(jìn)行，并使掃描回到屏幕的左上方，同時(shí)場(chǎng)消隱進(jìn)行，準(zhǔn)備下一場(chǎng)的掃描。本設(shè)計(jì)基于標(biāo)準(zhǔn) VGA模式來(lái)實(shí)現(xiàn)。這種光柵掃描一般具備以下路徑：在每一行從上到下并從左到右進(jìn)行掃描。 針對(duì)開(kāi)發(fā)板的條件，若想得到 25MHz的像素頻率輸出，則必須采用 50MHz的系統(tǒng)時(shí)鐘進(jìn)行分頻。 LCD使用矩陣開(kāi)關(guān)給液晶加壓，在每個(gè)像素點(diǎn)上通過(guò)液晶來(lái)改變光的介電常數(shù)?，F(xiàn)在的 VGA顯示屏支持多種顯示協(xié)議， VGA控制器通過(guò)協(xié)議產(chǎn)生時(shí)序信號(hào)來(lái)控制光柵。 VS信號(hào)定義顯示的更新頻率，或刷新屏幕信息的頻率。在大部分的 FPGA 內(nèi) ,這些可以編輯部件包括記憶元件 ,如觸發(fā)器 (Flipflop)或其他更完整的記憶塊。目前 FPGA中多使用 4輸入的 LUT,為此 每一個(gè) LUT 都被 看成一個(gè)有 4位地址線的 16 1的 RAM。 電路設(shè)計(jì)：將電路系統(tǒng)以一定的表達(dá)方式輸入到計(jì)算機(jī)里面，即將設(shè)計(jì)人員的電路基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 15 構(gòu)想輸入到 EDA 等工具上， 原理圖設(shè)計(jì)輸入方法和硬件描述語(yǔ)言 (HDL)的電路設(shè)計(jì)文 本是常用的 設(shè)計(jì)輸入方法 。Synthesis] 命令進(jìn)行綜合 ,也可采用第三方的綜合工具。 布局布線后仿真及驗(yàn)證 ： 又被稱為時(shí)序仿真或者后仿真。 它是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái) 的，起初它只 供美軍用來(lái)提高設(shè)計(jì)的可靠性和減 少 開(kāi)發(fā)周期的一種 小 范圍 使用 的設(shè)計(jì)語(yǔ)言 。若 設(shè)計(jì)實(shí)體 被 定義了外部界面后，其內(nèi)部開(kāi)發(fā) 也以 完成， 那么 這個(gè)實(shí)體 就可被之后 的設(shè)計(jì)直 接 調(diào)用。 ◆ VHDL 可以獨(dú)立性描述一個(gè)設(shè)計(jì)，即便設(shè)計(jì)者不懂硬件的結(jié)構(gòu)，也不知道最 終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，也可以進(jìn)行獨(dú)立的設(shè)計(jì)。支持 MAXIICPLD系列、 Cyclone系列、 CycloneII、 StratixII系列、 Stratix GX系列等。 能夠 熟悉 VGA 接口協(xié)議、工作時(shí)序及 VGA 工作原理，并計(jì)算出合適的時(shí)序，對(duì)原始時(shí)鐘進(jìn)行分頻處理以獲取符合時(shí)序要求的各率，此外須要顯示的圖像等可存儲(chǔ)于外部存儲(chǔ)器，運(yùn)行時(shí)，從外部存儲(chǔ)器讀取顯示數(shù)據(jù)。此外注意各模塊對(duì)圖像顯示的區(qū)域控制。這兩個(gè)計(jì)數(shù)器從地址到顯示緩沖器連續(xù) 計(jì)數(shù)。 讀取控制模塊的數(shù)據(jù)讀取方式 決定于 采用何種存儲(chǔ)器。 但因?yàn)?沒(méi)有現(xiàn)成的轉(zhuǎn)換程序， 所以 選擇 Visual C ++自行編寫轉(zhuǎn)換程序。 對(duì)于 要 用到顏色表的位圖 來(lái)說(shuō) ，圖像數(shù) 即為 該像素顏色 存在于 調(diào)色板中的索引值。 具體實(shí)現(xiàn)步驟 通過(guò) Image2lcd 對(duì)本設(shè)計(jì)采用的圖片進(jìn)行數(shù)據(jù)采集，轉(zhuǎn)換成 BMP格式的文圖文件 如 圖 : 圖 Image2lcd 界面圖 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 26 將 BMP 格式文件轉(zhuǎn)換成 MIF文件， 再 經(jīng)過(guò) Quartus II 直接將 mif 文件轉(zhuǎn)化為 Hex文件 ，然后開(kāi)始利用 Megal Wizard Plug Manager 定制圖形數(shù)據(jù) ROM 宏功能塊，并將圖形數(shù)據(jù)加載與此 ROM 中，設(shè)計(jì)步驟如下。 1。圖 ： 圖 開(kāi)發(fā)板 給系統(tǒng)上電，在顯示器就可以看見(jiàn)本次設(shè)計(jì)所選用的圖片，如圖 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 32 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 33 第 5 章 結(jié)束語(yǔ) 用 FPGA 來(lái)控制 VGA，充分利用了 FPGA 可重構(gòu)這一優(yōu)勢(shì)，克服了以前通用處理器體積較大體系結(jié)構(gòu)不易修改、體系結(jié)構(gòu)不易修改等弊端。 經(jīng) 過(guò)此次畢業(yè)設(shè)計(jì)， 本人 不僅 更加學(xué)會(huì) 知識(shí) 之間的 融會(huì)貫通，而且豐富了大腦，同時(shí)在查找資料的過(guò)程中也了解了許多課外知識(shí)，開(kāi)拓了視野，認(rèn)識(shí)了 未 來(lái)電子的發(fā)展方向，專業(yè) 基礎(chǔ) 知識(shí)方面和動(dòng)手能力方面有了質(zhì)的飛躍。 感謝我的指導(dǎo)老師 胡 老師對(duì)我悉心的指導(dǎo)，感謝老師們 所 給 予過(guò) 的幫助。 USE 。 begin htout = ht。 end if。 end process。g=rgbin(1)。 end if。 END efp。 clk25MHZ=clk_25。 ARCHITECTURE modelstru OF dizhi IS signal m:STD_LOGIC_vector(11 downto 0)。 end。event and clk=39。 地址發(fā)生器模塊代碼 LIBRARY IEEE。 begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 37 process (clk50MHZ) begin if clk50MHZ39。 end process。 else r=39。039。 process(clk) begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 36 if (rising_edge(clk)) then if ((ht =640+8+8) and (ht 640+8+8+96)) then hs =39。 process(clk) begin if (rising_edge(clk)) then if (ht =640+8) then if (vt 525) then vt = vt +1。 entity vga640480 is port (clk : in STD_LOGIC。使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛， 因而得以有巨大的 收獲。檢驗(yàn) 的同時(shí) 也是對(duì)自己能力的一種提高。 可以使?jié)h字的顯示脫離 PC 機(jī)控制，控制器的體積減小很多，對(duì)各種便攜式設(shè)備和小型嵌入式系統(tǒng)的實(shí)現(xiàn)具有工程價(jià)值現(xiàn)實(shí)意義和現(xiàn)實(shí)意義。由于 50M分頻難以仿真，故將輸入時(shí)鐘 clk50m設(shè)置為 50kHz,分頻得到 clk25m實(shí)際為 25kHz。 圖 新建設(shè)計(jì)文件選擇窗口 在新建的原理圖編輯窗口雙擊，產(chǎn)生元件查找對(duì)話框，找出 lpm_rom元件，點(diǎn)擊【 ok】，彈出 LPM 宏功能設(shè)定窗口，如下圖 : 圖 LPM 宏功能塊設(shè)定 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 27 選擇 ROM控制線，地址線和數(shù)據(jù)線。 因?yàn)?硬件存儲(chǔ)資源的限制 的存在 ，取圖 的 像像素位深為 3,總共 起來(lái) 可顯示 為 8 種顏色。 BMP 格式 的位圖文件相對(duì) 于 mif 文件， mif 格式的位圖文件 略為簡(jiǎn)單 ， BMP 文件 它包括位位圖信息頭結(jié)構(gòu)、位圖文件頭結(jié)構(gòu)、位圖顏色表和位圖像素?cái)?shù)據(jù)四部分。 本設(shè)計(jì) 采用型號(hào)為 28C040 的 4M EEPROM 外部存儲(chǔ)器，可以在單片內(nèi)存儲(chǔ)整屏圖像，但 考慮到存儲(chǔ)空間的大小，本設(shè)計(jì) 僅 采用每個(gè)像素的顏色位深為 3 位，共可顯示 8種顏色 的圖像。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計(jì) 22 圖 選擇編程 VHDL文本文件 在上圖 【 VHDL File】，單擊【 OK】建立一個(gè)新的文本設(shè)計(jì)文件，命名為 。計(jì)數(shù)器模塊設(shè)計(jì)簡(jiǎn)單，用計(jì)數(shù)器計(jì)數(shù)來(lái)控制，以實(shí)現(xiàn)某一個(gè)區(qū)域顯示相應(yīng)的顏色。利用 VHDL 硬件描述語(yǔ)言對(duì)每個(gè)功能模塊進(jìn)行描述，并逐一對(duì)每個(gè)功能模塊進(jìn)行編譯仿真，使頂層 VGA 顯示控制器的模塊實(shí)體仿真綜合得以順利通過(guò)。支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)， 將 系統(tǒng)級(jí)設(shè)計(jì) ， 開(kāi)發(fā)嵌入式 的 軟件 ， 可編程邏輯 的 設(shè)計(jì) 基于一體 ，是一 款 綜合性的 應(yīng)用 開(kāi)發(fā)平臺(tái)。目前 Altera已經(jīng)停止了對(duì) Max+plus II 的更新支持 。相比 與其他硬件描述語(yǔ)言， VHDL 具有功能性強(qiáng)大、設(shè)計(jì)簡(jiǎn)單；支持面廣、修改方便；超強(qiáng)的系統(tǒng)硬件描述能力；設(shè)計(jì)可以獨(dú)立于器件并與工藝無(wú)關(guān)；移植能力強(qiáng)；容易共享與復(fù)用等諸多特點(diǎn)，于此 VHDL 于其他描述性硬件語(yǔ)言更具備如下優(yōu)勢(shì)： ◆ 相比于其他描述性硬件語(yǔ)言， VHDL擁有更為強(qiáng)大的行為描述能力，因此也使得它成為了系統(tǒng)設(shè)計(jì)領(lǐng)域最適合的硬件描述語(yǔ)言。 VHDL 語(yǔ)言作為 IEEE 的一種工業(yè)標(biāo)準(zhǔn)，因此掌握 VHDL 語(yǔ)言是實(shí)現(xiàn)信息系統(tǒng)硬件開(kāi)發(fā)所必備的知識(shí)和技能。 一般來(lái)說(shuō)，布局布線后仿真步驟必須進(jìn)行 ，靜態(tài)時(shí)序分析被 QuartusII 自帶的時(shí)序分析工具分析完成 ， 此外它也可被第三方工具進(jìn)行時(shí)序分析與驗(yàn)證 [6]。 即便 綜合后仿真雖然比功能仿真 更為精確， 卻也只能 估計(jì)門延時(shí)， 達(dá)不到 估計(jì)線延時(shí) 的效果 ，仿真結(jié)果 相對(duì)于 布線后的實(shí)際情況 存在著相當(dāng)?shù)?差距。 功能仿真：其又被稱作綜合前仿真 ,它的主要目的在于驗(yàn)證設(shè)計(jì)的電路結(jié)構(gòu)和功能與設(shè)計(jì)意圖是否相配對(duì)。表 4輸入與門得例子。他們離開(kāi)后成品磚和 FPGA邏輯連接可以改變根據(jù)設(shè)計(jì)師的設(shè)計(jì) ,可以完成需要的 FPGA 邏輯功能。給定的刷新頻率的水平線的數(shù)量定義了水平折回頻率。 視頻數(shù)據(jù)一般來(lái)自重復(fù)顯示存儲(chǔ)器中一個(gè)或多個(gè)字節(jié) —— 它們被分配到每個(gè)像素單元。因此，下面的討論均適合 CRT