【正文】 STATE=RESET。039。) then press en write the up and down limitation STATE=CMD_4E。 signal GET_TMP_CNT : integer range 0 to 13:=0。 architecture Behavioral of state is TYPE STATE_TYPE is (RESET,CMD_CC,WRITE_BYTE,WRITE_LOW,WRITE_HIGH,READ_BIT, CMD_44,CMD_48,CMD_4E,CMD_BE, GET_TMP,WAIT4MS)。 原程序可能為 20MHz dq : inout std_logic。 end if。 clk_temp=39。 20MHz clk1m: out std_logic)。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷， 從而進行程序的調(diào)試和完善。每一個 FLEX 10K 器件均包括一個嵌入式陣列和一個邏輯陣列，因而設(shè)計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強大功能于一身的芯片。 如圖 53 采用 LG3641BH LED 數(shù)碼管顯示電路采用 4 位共陽 LED 數(shù)碼管從 FPGA 的四個串口輸出段碼。所有數(shù)據(jù)都讀取后，還要讀取 8 位 CRC 校驗位。 CMD44：向 DS18B20 發(fā)出啟動溫度轉(zhuǎn)換命令，然后進入等待， 900ms 后進入下一狀態(tài)。 FPGA 需要完成 DS18B20 的初始化、讀取 DS18B20 的 48 位 ID 號、啟動 DS18B20溫度轉(zhuǎn)換、讀取溫度轉(zhuǎn)化結(jié)果。 Synthesis，對應的快捷圖標是在主窗口的工具欄上的；第二，適配（ Fitter） ：在適配過程中，完成設(shè)計邏輯器件中的布局布線、選擇適當?shù)膬?nèi)部互連路徑、引腳分配、邏輯元件分配等，對應的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Fitter ；（注：兩種編譯方式引腳分配有所區(qū)別 ）。 （ 3） 波形輸入方式 QuartusⅡ編譯器的主要任務是對設(shè)計項目進行檢查并完成邏輯綜合，同時將項目最終設(shè)計結(jié)果生成器件的下載文件。第二個空白處需添入新建的工程名稱。 此外， QuartusII 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 （ 4） 在 DS18B20 測溫程序設(shè)計中，向 DS18B20 發(fā)出溫度轉(zhuǎn)換命令后，程序總要等待 DS18B20 的返回信號， 一旦 某個 DS18B20 接觸不好或斷線，當程序讀該 DS18B20 時，將沒有返回信號，程序進入死循環(huán)。在使用 PL/M、 C 等高級語言進行系統(tǒng)程序設(shè)計時，對 DS18B20操作部分最好采用匯編語言實現(xiàn)。 北華航天工業(yè)學院畢業(yè)論文 11 圖 35 DS18B20 讀寫時序圖 DS18B20 的工作原理 DS18B20 測溫原理如圖 36 所示。 總線控制器要產(chǎn)生一個寫時序，必須把數(shù)據(jù)線拉到低電平后釋放，在寫時序開始后的15us 釋放總線。當 DS18B20 探測到I/O 引腳上的上升沿后， 等待 1560us，然后發(fā)出一個由 60240us 低電平信號構(gòu)成的存在脈沖。如果需要作溫度校驗，就需要將整個暫存器的 9 個字節(jié)都讀完，并且當傳感器存儲的 CRC 值與總線控制器計算出的 CRC 不符時，自身沒有停止序列傳輸?shù)碾娐?。（如圖 32） 光刻 ROM 中的 64 位序列號是出廠前被光刻好的，它可以看作是該 DS18B20 的地址序列碼，這樣就可以實現(xiàn)一根總線上掛接多個 DS18B20 的目的。 北華航天工業(yè)學院畢業(yè)論文 8 第 3 章 DS18B20 溫度傳感器 簡介 傳統(tǒng)溫度采集器件的簡述 溫度采集時可用的器件主要有模擬器件 (熱敏電阻，晶體三極管等 )和數(shù)字溫度傳感器。 （ 2） 圖形 方式。如果仿真結(jié)果達不到設(shè)計要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。一般情況下，這一仿真步驟可略去。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB 陣列的I1 和 I2 是來自輸入緩沖器，還是來自觸發(fā)器。 F 和 G的輸入等效于 ROM 的地址碼，通過查找 ROM 中的地址表可以得到相應的組合邏輯函數(shù)輸出。 G 有 4 個輸入 變量 G G G3 和 G4； F 也有 4個輸入變量 F F F3 和 F4。這些優(yōu)點使得 CPLA/FPGA 技術(shù)在 20 世紀 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言 VHDL 的進步。該溫度控制器 可用于所有的測溫場合 ,不受其他的條件限制。本測溫系統(tǒng)的電路很簡單 , 所用的原件少 , 且造價很低。 當溫度超過閾值溫度后， FPGA 啟動控制功能，根據(jù)實際 需要 驅(qū)動控制器件，實現(xiàn)對溫度的調(diào)節(jié) 。 美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的 技術(shù)，加上或最新的QUARTUS II 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。 在 Quartus II 軟件下應用 VHDL 語言 進行電路設(shè)計并 仿真， 根據(jù) 仿真 的 結(jié)果。該 方案 能夠 較好 的 實現(xiàn) 測溫功能 并且能 對溫度 進行有效的 控制。 EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。 課題所設(shè)計的溫度控制器的 優(yōu)點 （ 1） 讀數(shù)快且不用估讀。 （ 5） 測溫區(qū)域?qū)挕? （ 9） 靈活性強。 FPGA 的基本 結(jié)構(gòu) FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn) 4 輸入變量的任意組合邏輯函數(shù)。另一方面，邏輯函數(shù)發(fā)生器 F 和 G 還可以作為器件內(nèi)高速 RAM 或小的可讀寫存儲器使用，它由信號變換電路控制。 圖 21 CLB 基本結(jié)構(gòu) 當 IOB 控制的引腳被定義為輸出時， CLB 陣列的輸出信號 OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一條是先存入輸出通路 D 觸發(fā)器，再送至輸出緩沖器。CPLD/FPGA 系統(tǒng)設(shè)計的工作流程如圖 22 所示。 北華航天工業(yè)學院畢業(yè)論文 6 （ 5） 利用綜合器對 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA 中。可以分為電路原理圖描述，狀態(tài)機描述和波形描述 3 種形式。 傳統(tǒng)方法多以熱電阻和熱電偶等為溫度敏感元件，但都存在可靠性差，準確度和精度低的缺點。 64 位光刻 ROM 的排列是：開始 8 位（ 28H）是產(chǎn)品類型標號，接著的 48 位是該DS18B20 自身的序列號，最 后 8 位是前面 56 位的循環(huán)冗余校驗碼（ CRC=X8+X5+X4+1）。這部分是需要設(shè)計者自行設(shè)計的?？偩€控制器初始化寫時序后， DS18B20 在一個 15us 到 60us 的窗口內(nèi)對 I/O 線采樣。當總線被釋放的時候， 5k 的上拉電阻將拉高總線。圖中低溫度系數(shù)晶振的振蕩頻率受溫度影響很小，用于產(chǎn)生固定頻率的脈沖信號送給計數(shù)器 1。 （ 2） 在 DS18B20 的有關(guān)資料中均未提及單總線上所掛 DS18B20 數(shù)量問題，容易 使人誤認為可以掛任意多個 DS18B20，在實際應用中并非如此。這一點在進行 DS18B20 硬件連接和軟件設(shè)計時也要給予一定的重視。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應用。第三個空白處需添入的是工程的頂層設(shè)計實體名稱，要求頂層設(shè)計實體名稱和新建的工程名稱保持一致。編譯開始前，可以先對工程的參數(shù)進行設(shè)置。第三，編程（ Assembler） ：產(chǎn)生多種 形式的器件編程映像文件 ，通過軟件下載到目標器件當中去，對應的菜單命令是 QuartusⅡ主窗口 Process菜單下 Start\Start Assemble；最后，時序分析 (Classical Timing Analyzer) ：計算給定設(shè)計與器件上的延時，完成設(shè)計分析的時序分析和所有邏輯的性能分析，菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Classical Timing Analyzer 。讀取 48 位 ID 號和讀取溫度轉(zhuǎn)換結(jié)果過程中， FPGA 還要實現(xiàn) CRC 校驗碼的計算，保證通信數(shù)據(jù)的可靠性 。 RESET3：對 DS18B20 進行第三次復位。這 8 位校驗位也經(jīng)過 CRC 校驗計算，如果通信沒有錯誤，總的 CRC 校驗結(jié)果應該是 0。用 PNP 三極管進行驅(qū)動， 當相應的端口變成低電平時，驅(qū)動相應的三極管會導通，驅(qū)動三極管給數(shù)碼管相應的位供電，這時只要 FPGA 芯片 DT[07]送出數(shù)字的顯示代碼，數(shù)碼管就能正常顯示數(shù)字。 JTAG 方式下載接口：下載電纜一端和 計算機的打印機并口（ LPT1）相 連，另一端連接到實驗板箱的雙排 10 孔排插座上。 在設(shè)計電路中，往往是先仿真后連接實物圖，但是 有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。 end div。039。 end process。 en:in std_logic。 signal STATE: STATE_TYPE:=RESET。 signal t : integer range 0 to 100001:=0。 end if。 if (t=0 and t500) then dq=39。 elsif (t=510 and t750) then temp=dq。 end if。139。 寫 0 狀態(tài)； LED3=39。 WRITE_BYTE_FLAG=2。 WRITE_BYTE_FLAG=6。 end case。 end if。 WRITE_LOW_CNT=0。 end if。 WRITE_HIGH_CNT=0。 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。Z39。 if (t=1) then READ_BIT_CNT=3。 STATE=GET_TMP。 TMP(GET_TMP_CNT1)=TMP_BIT。 else t=t+1。 LED3=39。 use 。 use 。 end case。 end if。 GET_TMP_CNT=GET_TMP_CNT+1。 end if。 else t=t+1。 t=0。039。data transfer from low to high so up value 75 度 STATE=WRITE_BYTE。 end case。Z39。 end case。Z39。139。 WRITE_BYTE_FLAG=7。 WRITE_BYTE_FLAG=3。 else STATE=WRITE_HIGH。039。 t=t+1。 if DS18B20 exzist send 0 if(temp=39。 t=t+1。039。 signal WRITE_BYTE_FLAG : integer