【正文】 ariable t2: std_logic。 end process。 use 。 en:in std_logic。 xdl : out std_logic_vector(7 downto 0)。 signal STATE: STATE_TYPE:=RESET。 signal WRITE_LOW_CNT : integer range 0 to 2:=0。 signal t : integer range 0 to 100001:=0。 xdl=00001000。 end if。 else case STATE is when RESET= LED2=39。 if (t=0 and t500) then dq=39。 elsif (t=500 and t510) then dq=39。 elsif (t=510 and t750) then temp=dq。) then LED=39。 end if。 elsif (t=750) then 等待 750us 后進(jìn)入 alarm search ROM 命令； t=0。139。 STATE=WRITE_BYTE。 寫 0 狀態(tài)； LED3=39。 WRITE_BYTE_CNT=WRITE_BYTE_CNT+1。 WRITE_BYTE_FLAG=2。 WRITE_BYTE_FLAG=4。 WRITE_BYTE_FLAG=6。 WRITE_BYTE_FLAG=0。 end case。039。 end if。 WRITE_LOW_CNT=2。 WRITE_LOW_CNT=0。039。 end if。 WRITE_HIGH_CNT=2。 WRITE_HIGH_CNT=0。 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。down value 4 度 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 t=0。Z39。 end if。 if (t=1) then READ_BIT_CNT=3。 when 3= dq=39。 STATE=GET_TMP。 end case。 TMP(GET_TMP_CNT1)=TMP_BIT。 STATE=WAIT4MS。 else t=t+1。 LED=39。 LED3=39。 end if。 use 。 ah,al:in std_logic_vec。 use 。 end Behavioral。 end case。 LED2=39。 end if。 when WAIT4MS= if (t=4000) then STATE=RESET。 GET_TMP_CNT=GET_TMP_CNT+1。 GET_TMP_CNT=GET_TMP_CNT+1。 end if。 if (t=55) then t=0。 else t=t+1。Z39。 t=0。 end if。039。 sensity STATE=WRITE_BYTE。data transfer from low to high so up value 75 度 STATE=WRITE_BYTE。 STATE=WRITE_BYTE。 end case。 end if。Z39。 WRITE_HIGH_CNT=1。 end case。 end if。Z39。 WRITE_LOW_CNT=1。139。 WRITE_BYTE_CNT=0。 WRITE_BYTE_FLAG=7。 WRITE_BYTE_FLAG=5。 WRITE_BYTE_FLAG=3。 WRITE_BYTE_FLAG=1。 else STATE=WRITE_HIGH。039。039。 end if。 t=t+1。 else LED=39。 if DS18B20 exzist send 0 if(temp=39。 t=t+1。 t=t+1。 LED3=39。039。039。 signal WRITE_BYTE_FLAG : integer range 0 to 7:=0。 signal READ_BIT_CNT : integer range 0 to 3:=0。 signal tmp_bit : std_logic。 end state。 TMP : out std_logic_vector(11 downto 0)。 entity state is port(clk1m : in std_logic。 DS18B20 驅(qū)動模塊 library IEEE。 clk1m=t2。 end if。 else t1:=t1+1。 begin process (clk) variable t1: std_logic_vector(3 downto 0)。 entity div is port( clk: in std_logic。 本設(shè)計是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字 控制器 的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實現(xiàn)了硬件設(shè)計的軟件化。學(xué)會了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 數(shù)碼管顯示接口： 8 個 8 段數(shù)碼管顯示器（共陰極）。它采用了重復(fù)可構(gòu)造的 CMOS SRAM 工藝，并把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。 FPGA 8 位二進(jìn)制比較器的程 序設(shè)計主要在于比較過程的邏輯設(shè)計，比較器的比較原理是二進(jìn)制數(shù)的高位逐步 比較， 首先比較最高位， 如果 最 高位不想等，則 直接輸出高電平北華航天工業(yè)學(xué)院畢業(yè)論文 20 （低電平），如果 最 高位相等則比較次高位，逐位一步一步的比較下去。 多個數(shù)碼管動態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號分時控制各個 數(shù)碼管的公共端，循環(huán)點亮多個數(shù)碼管，并利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于 50Hz，將看不到閃爍現(xiàn)象。 圖 52 溫度采集流程圖 北華航天工業(yè)學(xué)院畢業(yè)論文 19 FPGA 溫度顯示模塊的設(shè)計 LED 有段碼和位碼之分，所謂段碼就是讓 LED 顯示出“ 8.”的八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的 4 位 2 進(jìn)制數(shù)轉(zhuǎn)換為與 LED 顯示對應(yīng)的 8 位段碼。在該狀態(tài)中每讀取 1 位數(shù)據(jù)，同時完成該數(shù)據(jù)位的 CRC 校驗計算。 GET_TEMP：從 DS18B20 中讀取溫度測量數(shù)值。 北華航天工業(yè)學(xué)院畢業(yè)論文 18 CMDCC：向 DS18B20 發(fā)出忽略 ROM 命令，為進(jìn)入下一狀態(tài)作準(zhǔn)備。狀態(tài)機(jī)的各種狀態(tài)如下： RESET1：對 DS18B20 進(jìn)行第一次復(fù)位，然后進(jìn)入等待，等待 800μ s 后，進(jìn)入下一狀態(tài)。 圖 51 溫度控制器系統(tǒng)結(jié)構(gòu)圖 DS18B20 溫度采集模塊的驅(qū)動設(shè)計 如圖 52 為 FPGA 控制 DS18B20 進(jìn)行溫度采集的 系統(tǒng) 流程圖。 圖 44 編譯界面 圖 45 編譯報告 建立仿真波形文件 :在主菜單中選擇 File/New 選項，在彈出的 New 對話框中選擇Vector Waveform File。 Synthesis） ：設(shè)計文件進(jìn)行分析和檢查輸入文件是否有錯誤，對應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Analysis amp。 Synthesis）、適配（ Fitter）、編程（ Assembler）、時序分析 (Classical Timing Analysis) 。 （ 2） 硬件描述語言輸入方式 硬件描述語言是用文本方式描述設(shè)計，硬件描述語言有 ABEL、 AHDL、 VHDL、 Verilog等，其中 VHDL 和 Verilog 已成為 IEEE 標(biāo)準(zhǔn)。 QuartusII 軟件允許在設(shè)計流程的每個階段使用 QuartusII 圖形用戶界面、 EDA 工具界面或命令行界面，用戶可以根據(jù)北華航天工業(yè)學(xué)院畢業(yè)論文 15 設(shè)計的需要選擇整個設(shè)計流程用一個界面完成還使用多個界面完成。 在圖 42 中的第一個空白處需添入新建工程工作目錄的路徑，為便于管理， Quartus II軟件要求每一個工程項目及其相關(guān)文件都統(tǒng)一存儲在單獨的文件夾中。 Altera 在 QuartusII 中包含了許多諸如SignalTapII、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 MaxplusII 友好的圖形界面及簡便的使用方法。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 北華航天工業(yè)學(xué)院畢業(yè)論文 13 第 4 章 Quarters II 軟件簡介 Quartus II 軟件 概況 QuartusII 是 Altera 公司的綜合性 PLD/FPGA 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。因此，在用DS1820 進(jìn)行 長距離測溫系統(tǒng)設(shè)計時要充分考 慮總線分布電容和阻抗匹配問題。 （ 3） 連接 DS18B20 的總線電纜是有長度限制的。 DS18B20 使用過程中的 注意事項 DS1820 雖然具有測溫系統(tǒng)簡單、測溫精度高、連接方便、占用口線少等優(yōu)點，但在實際 應(yīng)用中也應(yīng)注意以下幾方面的問題： （ 1） 小的硬件開銷需要相對復(fù)雜的 軟件 進(jìn)行補(bǔ)償，由于 DS18B20 與微處理器間采用 串行數(shù)據(jù)傳送，因此 ，在對 DS18B20 進(jìn)行讀寫編程時，必須嚴(yán)格的保證讀寫時序，否則將無法讀取測溫結(jié)果。計數(shù)器 1 和溫度寄存器被預(yù)置在－ 55℃ 所對應(yīng)的一個基數(shù)值 。因此，總線控制器在讀時序開始后必須停止把 I/O腳驅(qū)動為低電平 15us，以讀取 I/O 腳狀態(tài)。 所有的讀時序必須最少 60us，包括兩個讀周期間至少 1us 的恢復(fù)時間。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低 電平時，寫時序開始。低電平就寫 0。單總線由 5K上拉電阻拉高電平。在 DS18B20 出廠時該位被設(shè)置為 0，用戶不要去改動。高五位都是符號位，在讀取溫度時只需 MSB 中的低四位和 LSB 的整個字節(jié)。 DS18B20 溫度傳感器的內(nèi)部存儲器包括一個高速暫存 RAM 和一個非易失性的可電擦除的 EEPROM，后者存放高溫度和低溫度觸發(fā)器 TH