【正文】 ，本文完整地介紹了實(shí)用多功能信號(hào)發(fā)生器從設(shè)計(jì)、實(shí)現(xiàn)、調(diào)試到最后的測(cè)試的過程，并且很好地實(shí)現(xiàn)了信號(hào)發(fā)生器的實(shí)用和多功能的特點(diǎn)。第四章詳給出多功能信號(hào)發(fā)生器部分模塊的 Verilog HDL 語言實(shí)現(xiàn)代碼，還有其通過 Modelsim 仿真軟件的仿真人結(jié)果。第三章從系統(tǒng)的角度分析了實(shí)用多功能信號(hào)發(fā)生器的實(shí)現(xiàn)方案。能輸出 8 種不同的信號(hào)，而且每一種信號(hào)都符合設(shè)計(jì)要求。包括對(duì)人機(jī)界面的測(cè)試和多種信號(hào)的發(fā)生的測(cè)試。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 59 所示。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 57 所示。194。194。197。228。226。220。208。202。178。198。246。168。表 51 設(shè)定頻率與測(cè)量頻率的對(duì)照 信號(hào)發(fā)生測(cè)試 正弦波、方波、三角波、鋸齒波測(cè)試當(dāng)輸出頻率 10kHz 時(shí)，利用 SignalTap II 嵌入式邏輯分析儀得到的波形如圖 53 到圖 56 所示。同時(shí)由于 SignalTap II 嵌入式邏輯分析儀的 RAM 容最多只能達(dá)到 32K，也就是只能記錄 32K 的數(shù)據(jù)。波形發(fā)生器所能產(chǎn)生的最高頻率為時(shí)鐘信號(hào)的 40%，即為 20M。例如將輸出信號(hào)改為 AM 信號(hào)，載波信號(hào)頻率為10kHz，調(diào)制信號(hào)頻率為 1kHz。 控制及顯示部分測(cè)試開機(jī)后系統(tǒng)先要進(jìn)行初始化。圖 418 數(shù)據(jù)轉(zhuǎn)換模塊的仿真結(jié)果5 系統(tǒng)測(cè)試Quartus II 軟件具有 SignalTap II 嵌入式邏輯分析儀，它提供了一種對(duì)器件進(jìn)行實(shí)時(shí)測(cè)試的手段。狀態(tài) 1 將 RAM 送來的數(shù)據(jù)送入 P 存儲(chǔ)，并且將下一個(gè)地址 20 送出。如圖 417 所示為相位值轉(zhuǎn)換的狀態(tài)轉(zhuǎn)移圖。它們都是以十進(jìn)制的形式存儲(chǔ)的，而且存的都對(duì)應(yīng)十進(jìn)制數(shù)據(jù)的ASCII 代碼。endelse //LCD 模塊讀數(shù)據(jù)beginLCD_en = 1。if(key_re) //按鍵模塊讀數(shù)據(jù)信號(hào)beginkey_datain = dataram[key_addrin]。 RAM 模塊該模塊包括了 RAM 部分和協(xié)調(diào)各模塊間地址和數(shù)據(jù)信號(hào)部分。光標(biāo)閃爍是用一個(gè)下劃線字符和光標(biāo)處原字符交替顯示來實(shí)現(xiàn)的。狀態(tài) 01 用于延時(shí)，延時(shí)間不小于 230ns。狀態(tài) 111 也執(zhí)行 16 次，分別把 RAM 中的從第 17 到第 32 個(gè)數(shù)據(jù)分別寫入。在 LCD 初始化完成后，系統(tǒng)會(huì)在 100 到 111 這四個(gè)狀態(tài)之間不斷的循環(huán)。h0!rest!rest!rest !rest !rest!rest!restadr=15/adr+1,dat=ram[dr]/dat=339。h38/dat=839。191。218。DRA181。LCD196。c0 201。191。218。DRAM181。LCD196。80 201。185。LCD196。06 185。190。244。190。208。190。8206。191。214。196。193。163。189。202。193。（1）數(shù)據(jù)準(zhǔn)備部分將要寫到 LCD 中的數(shù)據(jù)準(zhǔn)備好。最后將數(shù)據(jù)寫回 RAM 需要 2 個(gè)時(shí)鐘。若按下 OK 鍵，則狀態(tài)將跳回 00，同時(shí)關(guān)閉光標(biāo)（cursor_en=0） 。LCD 上顯示波形發(fā)生模式使用了 4 個(gè) ASCII 代碼，那么就需要向 RAM 中寫 4 次數(shù)據(jù)，每一次需要兩個(gè)時(shí)鐘，一共需要 8 個(gè)時(shí)鐘（counter 是計(jì)數(shù)器） 。011100counter 8!rest|counter=8/counter=0OK??/cursor_en=1!rest|OK??/cursor_en=0!rest/re=0up?? |down??/re=1counter 7counter=7/counter=0,re=0up?? |down?? cursor_en=1圖 411 按鍵模塊狀態(tài)轉(zhuǎn)移圖（1）00：系統(tǒng)運(yùn)行的基體狀態(tài)，只有在該狀態(tài)下系統(tǒng)才能正常的輸出信號(hào)。圖 410 FM 信號(hào)發(fā)生模塊仿真結(jié)果 按鍵輸入模塊按鍵模塊一共要處理 KEY0 到 KEY3 四個(gè)按鍵的輸入。h524288。h0。 wire [19:0]temp2。 input [31:0]fre_word。//carrier wave endmodule當(dāng)載波頻率為 10kHz、調(diào)制信號(hào)頻率為 1kHz 時(shí)的 modelsim 仿真結(jié)果如圖49 所示。 temp2 = temp1 / 2048。 reg [11:0]AM_out。 input [8:0]phase。 endendmodule當(dāng)載波頻率為 10kHz、調(diào)制信號(hào)頻率為 1kHz 時(shí)的 modelsim 仿真結(jié)果如圖48 所示。 always * beginif(phase PW[11:3])SPWM_out = 1239。 input [8:0]phase。h000。 assign PW = (dutycycle%100)*512/100。 input [8:0]phase。always (*)beginsawtooth_out = phase。 圖 45 三角波發(fā)生模塊的仿真結(jié)果 鋸齒波發(fā)生模塊鋸齒波發(fā)生模塊 Verilog HDL 代碼如下：module sawtooth_gene(phase,sawtooth_out)。reg [11:0]triangle_out。end endmodule模塊的 modelsim 仿真結(jié)果如圖 44 所示。always (*)beginif(phase[8])square_out = 1239。圖 43 正弦波發(fā)生模塊仿真結(jié)果 方波發(fā)生模塊Verilog HDL 代碼如下：module square_gene(phase,square_out)。 input [8:0]phase。188。d360。 //設(shè)定的相位超前量input [13:0]add_phase。 endendmodule兩個(gè)模塊的 modelsim 仿真結(jié)果如圖 41 所示。 //累加器寄存器 assign add_phase = A[31:19]。 input clk,rest。 //頻率控制字 assign fre_word = 6439。bit1 clkit2 +VDbit3 GNit4 Cbit5 +VAit6 BYPbit7 Ioutit8 !Itbit9 AGNDit10 BWbit FSAit12 RENC INT/XT PDIO0 IO1I2 I3I4 I5IO6 IO7I8 I9VC5 GNDIO10 IO1I2 I3I14 I15IO6 IO7I18 I19I20 I2IO IO3I24 I25VC3 GNDIO26 IO27I8 I9I30 I31IO2 IOI34 I35圖 39 GPIO 與 DA 的連接 系統(tǒng)的運(yùn)行系統(tǒng)的運(yùn)行主要包括以下幾種情形：(1) 系統(tǒng)剛啟動(dòng)時(shí)，系統(tǒng)初始化模塊將初始化數(shù)據(jù)寫入 RAM；(2) LCD 顯示模塊實(shí)時(shí)將 RAM 中的 ASCII 字符直接顯示出；(3) 在按鍵操作時(shí)直接修改 RAM 中的相應(yīng)數(shù)據(jù)；(4) 在按鍵操作完成后，數(shù)據(jù)轉(zhuǎn)換處理模塊要將 RAM 中的 ASCII 代碼轉(zhuǎn)換成相應(yīng)的頻率值或相位值，同時(shí)將該頻率值或相位值送到信號(hào)發(fā)生器；(5) 信號(hào)發(fā)生器根據(jù)得到的頻率或相位值產(chǎn)生相應(yīng)的信號(hào)，該信號(hào)最后將通過 DAC 驅(qū)動(dòng)模塊送到外部 DAC 進(jìn)行 DA 轉(zhuǎn)換。 數(shù)據(jù)轉(zhuǎn)換模塊RAM 中存儲(chǔ)的數(shù)據(jù)全部為 ASCII 數(shù)據(jù)，數(shù)據(jù)轉(zhuǎn)換模塊會(huì)將 RAM 中對(duì)應(yīng)位置的 ASCII 數(shù)據(jù)轉(zhuǎn)換為二進(jìn)制的頻率或相位數(shù)據(jù)。它在系統(tǒng)中起著數(shù)據(jù)存儲(chǔ)、各模塊間數(shù)據(jù)交流以及協(xié)調(diào)各模塊間的有序運(yùn)行的作用。在正弦波、方波、三角波、鋸齒波四種波形發(fā)生模式下，該數(shù)據(jù)表示輸出波形的偏移相位（數(shù)據(jù)范圍是 0 到 360，單位是度） ；在 PW 波形發(fā)生模式下該數(shù)據(jù)表示輸出波形的占空比（數(shù)據(jù)范圍是 0%到100%） ；在 SPWM、AM 、FM 發(fā)生模式下該數(shù)據(jù)表示調(diào)制信號(hào)的頻率（單位是Hz） 。LCD 顯示模塊會(huì)不停的將 RAM 中的 ASCII 數(shù)據(jù)送到 LCD 顯示。在該模式下可以通過 KEY1 和 KEY2 對(duì)頻率或相位進(jìn)行修改。RAM 的寫時(shí)序控制電路用于將 ROM 中的數(shù)據(jù)寫入 RAM。為解決這個(gè)問題，這里專門設(shè)計(jì)了一個(gè)系統(tǒng)初始化模塊。205。179。188。188。205。170。RAM202。 DAC199。191。176。201。197。212?！　?系統(tǒng)設(shè)計(jì)系統(tǒng)的設(shè)計(jì)主要是基于 DE2 實(shí)驗(yàn)平臺(tái)，具有友好的人機(jī)交互界面。QuartusII design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計(jì)流程?！　?QuartusAltera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。Verilog HDL 是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述 ASICs 和 FPGA 的設(shè)計(jì)之用。Verilog HDL 可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。177。188。那么最終輸出為公式 35 和公式 36。DAC902 的輸出電流是兩路互補(bǔ)輸出的電流的總和。管腳 R/W 為 0 明表示對(duì)模塊進(jìn)行寫操作，管腳R./W 為 1 時(shí)表示對(duì)模塊進(jìn)行讀操作。模塊內(nèi)部帶有ASCII 碼字庫，不需要外部提供。DE2 能幫助使用者迅速理解和掌握實(shí)時(shí)多媒體工業(yè)產(chǎn)品設(shè)計(jì)的技巧，并提供系統(tǒng)設(shè)計(jì)的驗(yàn)證。同時(shí)，DDS 系統(tǒng)先采用數(shù)字技術(shù)構(gòu)成離散信號(hào)，再將該離散信號(hào)變換成模擬信號(hào)輸出。 DDS 系統(tǒng)的缺點(diǎn) 從理論上說，DDS 的最高輸出頻率只能達(dá)到系統(tǒng)時(shí)鐘頻率的一半，而且在實(shí)際應(yīng)用中還要小于此值。DDS 輸出的頻率最低一般可達(dá)到幾 Hz，有的甚至可以達(dá)到 1Hz 以下。因此輸出的信號(hào)的相位也不會(huì)發(fā)生跳變。)(tr? DDS 的特點(diǎn) DDS 的優(yōu)點(diǎn) 由于 DDS 自身的數(shù)字化結(jié)構(gòu)，它具有下列優(yōu)點(diǎn)： （1）頻率分辨率高。188。210。196。168。253。207。237。同時(shí)令 =1，則可得a （210）)(2)(2)()( 111 trtrtut nnnAMo ??????????其中， 是調(diào)制信號(hào)， 是載波信號(hào)，兩路信號(hào)都必須由兩個(gè)完全r?)(t?獨(dú)立的電路產(chǎn)生。186。 設(shè)調(diào)制信號(hào)為 （24）)cos()(tUtum???載波信號(hào)為 （25）)s()(ttccc?根據(jù)調(diào)幅波的振幅與調(diào)制信號(hào)成正比，所以可得調(diào)幅波的表達(dá)式為 [4] （26）)os()][)( ttukUtucacmAM???aO205。但是這里需要另外一個(gè)獨(dú)立的相位累加器專門為正弦波發(fā)生器提供地址信號(hào)，該相位累加器的溢出率就是調(diào)制信號(hào)的頻率。產(chǎn)生 PWM 波形的時(shí)候需要一個(gè)寄存器用于存放脈寬值，通過修改該寄存器的值就可以修改輸出波形的脈寬。三相SPWM 是使用 SPWM 模擬市電的三相輸出，在變頻器領(lǐng)域被廣泛的采用。181。230。186。aO205。178。23 200。當(dāng)計(jì)數(shù)器值小于寄存器值的時(shí)候，輸出為高電平；當(dāng)計(jì)數(shù)器的值大于寄存器的值的時(shí)候，輸出翻轉(zhuǎn)為低電平。實(shí)際應(yīng)用中通常是使用一個(gè)高精度的計(jì)數(shù)器來實(shí)現(xiàn)的。 鋸齒波發(fā)生鋸齒波的波形與三角波的前半個(gè)周期相同，因此可以采用同樣的發(fā)生方式。此時(shí)若將地址信號(hào)全部按位取反，就可以得到輸出波形，如圖 23 所示。設(shè) ob 正好為一個(gè)周期。圖 22 方波的發(fā)生（為 0 時(shí)） ，則說明此時(shí)處于方波前半個(gè)周期，這時(shí)輸出全部置 1，輸出波形為高電平。178。當(dāng)最高位為低電平時(shí)O a ba bO0xx 1xx205。根據(jù)相位累加器的原理可知，該地址是隨時(shí)間線性變化的，如圖 22 所示。 （23）pPn2360??? 多種信號(hào)的發(fā)生對(duì)于正弦波的發(fā)生，通常都采用上述查表的方法。 相位偏移控制由相位累加器送出的相位（地址）經(jīng)過查表進(jìn)行從相位到幅度的轉(zhuǎn)換就可以得到需要的正弦波。 （21）cNofKf2?由公式 21 可以看出，相位累加器的長度 N 決定了累加器輸出的數(shù)字階梯波的頻率精度。位相位累加器的位數(shù)為 N，每一個(gè)取樣時(shí)鐘相位累加器都會(huì)對(duì)頻率控制字 K 進(jìn)行累加。228。216。181。203。181。177。ROM178。188。206。197。177。2 信號(hào)發(fā)生器原理 直接數(shù)字頻率合成技術(shù)的基本原理 直接數(shù)字頻率合成技術(shù)是根據(jù)奈奎斯特取樣定理，從連續(xù)信號(hào)的相位 Φ 出發(fā)將一個(gè)信號(hào)取樣、量化、編碼，最后形成一個(gè)信號(hào)函數(shù)表，并且事先存于ROM 中。不久以后，Analogie 公司推出了型號(hào)為 Data2020 的多波形合成器，Lecroy 公司生產(chǎn)的型號(hào)為 9100 的任意波形發(fā)生器等。信號(hào)發(fā)生器變得操作越來越簡(jiǎn)單而輸出波形的能力越來越強(qiáng)。不論是在生產(chǎn)、實(shí)驗(yàn)還是在科研與教學(xué)上，多功能信號(hào)發(fā)生器都是用于仿真實(shí)驗(yàn)的最佳工具。這種技術(shù)由美國學(xué)者 J．Tiercy ，M ．Rader 和 B．Gold 于 1971 年首次提出，但限于當(dāng)時(shí)的技術(shù)和工藝水平，DDS 技術(shù)僅僅在理論上進(jìn)行了一些探討，而沒有應(yīng)用到實(shí)際中去?，F(xiàn)代科學(xué)技術(shù)的飛速發(fā)展對(duì)信號(hào)源提出了越來越