【文章內(nèi)容簡介】 ttccc則調(diào)頻信號可以表示為 （213）???tfcmFMdtukUtu0])(os[)(但是實際上這樣做起來會十分地復(fù)雜。根據(jù)前面的正弦波發(fā)生原理，輸出n212?n00 (a)(b)(a)192。237。194。219。201。207。181。196。213。253。207。210。178。168。 (b)rom214。208。181。196。213。253。207。210。178。168。mUmU?u(t)r(t)205。188。26圖 26 兩種正弦波正弦波的頻率是由頻率控制字來決定，而且輸出頻率是隨頻率控制字的變化做線性變化。所以將調(diào)制信號直接作用于頻率控制字就可以輸出調(diào)頻信號。設(shè)在沒有調(diào)制信號的時候頻率控制字為 ，當(dāng)輸入調(diào)制信號后就可得0K?到 （214）)(0tkuK???在實際的正弦波發(fā)生器中產(chǎn)生的正弦波 的變化范圍是 0 到 （n 為)(tr2ROM 中存儲的數(shù)據(jù)的位數(shù)）,所以可得到 （215）]2)([10????ntrk其中調(diào)制信號 必須由另外的獨立的電路來產(chǎn)生。)(tr? DDS 的特點 DDS 的優(yōu)點 由于 DDS 自身的數(shù)字化結(jié)構(gòu)，它具有下列優(yōu)點： （1）頻率分辨率高。從公式 22 可知，相位累加大的位數(shù)越多，輸出的信號的精度就會越高。 （2）頻率轉(zhuǎn)換時相位保持連續(xù)。在進(jìn)行頻率轉(zhuǎn)換時只需要修改頻率控制字，而相位累加器中的值不會發(fā)生跳變。因此輸出的信號的相位也不會發(fā)生跳變。 （3）頻率切換時間短。通常頻率控制字的傳輸時間及以低通濾波為主的器件響應(yīng)時間很短，因此高速 DDS 系統(tǒng)的頻率切換時間可以達(dá)到 ns 級。 （4）輸出的頻率范圍寬。DDS 輸出的頻率最低一般可達(dá)到幾 Hz，有的甚至可以達(dá)到 1Hz 以下。而輸出的最高頻率可達(dá)到系統(tǒng)時鐘的一半。（5）可以用于產(chǎn)生任意波形。通過事先在 RAM 中存儲波形，或通過一些數(shù)字合成的方式，DDS 可以產(chǎn)生任意波形。 DDS 系統(tǒng)的缺點 從理論上說，DDS 的最高輸出頻率只能達(dá)到系統(tǒng)時鐘頻率的一半，而且在實際應(yīng)用中還要小于此值。要想獲得較高的輸出頻率，就必須提高系統(tǒng)的時鐘頻率，那么 DDS 系統(tǒng)的相位累加器、波形存儲器、D/A 轉(zhuǎn)換器等都必須同時工作在較高的時鐘頻率下。這樣的話，它的實現(xiàn)就依賴于高速數(shù)字電路和高速 D/A 轉(zhuǎn)換器。這也是 DDS 系統(tǒng)在早期沒有得到重視，直到最近幾年才迅速發(fā)展的原因。同時，DDS 系統(tǒng)先采用數(shù)字技術(shù)構(gòu)成離散信號，再將該離散信號變換成模擬信號輸出。在此過程中必然會產(chǎn)生一定的誤差，尤其是要產(chǎn)生相位截斷誤差，因而噪聲和雜散是不可避免的。3 系統(tǒng)整體設(shè)計 硬件部分 DE2 實驗板DE2 開發(fā)板是 Altera 公司針對大學(xué)教學(xué)及研究機構(gòu)推出的 FPGA 多媒體開發(fā)平臺。DE2 為用戶提供了豐富的外設(shè)及多媒體特性，并具有靈活而可靠的外圍接口設(shè)計。DE2 能幫助使用者迅速理解和掌握實時多媒體工業(yè)產(chǎn)品設(shè)計的技巧，并提供系統(tǒng)設(shè)計的驗證。DE2 平臺的設(shè)計和制造完全按照工業(yè)產(chǎn)品標(biāo)準(zhǔn)進(jìn)行，可靠性很高 [3]。圖 31 DE2 實驗板DE2 平臺上提供的資源如下：(1) Altera Cyclone II 系列的 EP2C35F672C6 FPGA，內(nèi)含 35 000 個邏輯單元(LE)；(2) 主動串行配置器件 EPCS16U30；(3) 板上內(nèi)置用于編程調(diào)試和用戶 API 設(shè)計的 USB Blaster，支持 JTAG 模式和 AS 模式；(4) 512K 字節(jié) SRAM；(5) 8M 字節(jié) SDRAM；(6) 1M 字節(jié)閃存( 可升級至 4M 字節(jié))；(7) SD 卡接口；(8) 4 個按鍵 KEY0~KEY3；(9) 18 個撥動開關(guān) SW0~SW17；(10) 9 個綠色 LED 燈 LEDG0~LEDG8；(11) 18 個紅色 LED 燈 LEDR0~LEDR17；(12) 兩個板上時鐘源 (50MHz 晶振和 27MHz 晶振)，也可以使用外部時鐘；(13) 24 位 CD 品質(zhì)音頻的編/解碼器 WM8371，帶有麥克風(fēng)的輸入插座、線路輸入插座和線路輸出插座；(14) VGA DAC ADV7123 (含有 3 個 10 位高速 DAC)及 VGA 輸出接口；(15) 支持 MTSC 和 PAL 制式的 TV 解碼器 ADV7181 及 TV 接口；(16) 10M/100M 以太網(wǎng)控制器 DM9000AE 及網(wǎng)絡(luò)接口；(17) USB 主從控制器 ISP1362 及接口；(18) RS232 收發(fā)器 MAX232 及接口； (19) PS2 鼠標(biāo)/ 鍵盤連接器；(20) IRDA 收發(fā)器；(21) 帶二極管保護(hù)的兩個 40 腳擴展端口 GPIO；(22) 216 字符的 LCD 模塊；(23) 平臺通過插座接入直流 9V 供電，并有電源總開關(guān)；圖 32 DE2 板上的資源 LCD 模塊數(shù)據(jù)顯示采用 DE2 板上自帶的 LCD。該 LCD 模塊能顯示各種 ASCII 字符，每一行能顯示 16 個字符，共顯示兩行，一共能顯示 32 個字符。模塊內(nèi)部帶有ASCII 碼字庫，不需要外部提供。模塊提供了 8 位并行和串行兩種通信方式，使用靈活。圖 33 LCD 結(jié)構(gòu)LCD 模塊內(nèi)部有一個指令寄存器和一個數(shù)據(jù)寄存器，分別用于存入指令和數(shù)據(jù)。當(dāng)管腳 RS 為 0 時，對模塊內(nèi)部的指令寄存器操；當(dāng)管腳 RS 為 1 時，對模塊內(nèi)部的數(shù)據(jù)寄存器操作。管腳 R/W 為 0 明表示對模塊進(jìn)行寫操作，管腳R./W 為 1 時表示對模塊進(jìn)行讀操作。這里只對模塊進(jìn)行寫操作，具體的時序如圖 34 所示。圖 34 LCD 寫時序表 31 LCD 寫時序中的各種時間的意義及值的大小 DAC902DAC902 是高速的 12 位數(shù)字模擬轉(zhuǎn)換器，最高轉(zhuǎn)換速率可達(dá)165MSPS。DAC902 輸出電流信號，有較高的輸出阻抗(200kΩ)，輸出電流可達(dá)20mA。DAC902 的輸出電流是兩路互補輸出的電流的總和。 (31)OUTOUTFSII??具體的輸出電流決定于送入 DAC 數(shù)據(jù)的大小， (32))4096/(CodeITFS? (33)OU??其中，Code 是 DAC 的數(shù)據(jù)輸入字符的十進(jìn)制表示形式。此外， 是OUTFSI參考電流的 100000 倍，是由參考電壓和外部設(shè)置電阻，電流設(shè)置確定的。 (34)SETRFOUTFSVI/32??在輸出時需要一個負(fù)載電阻將電流信號轉(zhuǎn)化面電壓信號。那么最終輸出為公式 35 和公式 36。 (35)LOADUTOI?? (36) RVDAC902 的寫操作非常簡單。將 12 位數(shù)據(jù)送到數(shù)據(jù)端口，通過控制時鐘信號的變化就可以將數(shù)據(jù)寫入，如圖 35 所示。205。188。35 DAC208。180。202。177。208。242。圖 35 DAC 寫時序表 32 DAC 寫時序中的各時間的意義SYMBOL DESCRIPTION MIN TYP MAX UNITSt1 Clock Pulse High Time nst2 Clock Pulse Low Time nstS Data Setup Time nstH Data Hold Time nstPD Propagation Delay Time (t1+t2)+1 nstSET Output Setting Time to % ns 基于 VERILOG 的 FPGA 設(shè)計Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言。Verilog HDL 可以用來進(jìn)行各種層次的邏輯設(shè)計，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。Verilog HDL 適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述。Verilog HDL 進(jìn)行設(shè)計最大的優(yōu)點是其工藝無關(guān)性。這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路。Verilog HDL 是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述 ASICs 和 FPGA 的設(shè)計之用。Verilog 的設(shè)計者想要以 C 編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學(xué)習(xí)。　　　 軟件工具 ModelsimMentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是 FPGA/ASIC 設(shè)計的首選仿真軟件?！　?QuartusAltera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的 LogicLock 模塊設(shè)計功能，增添了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。QuartusII design 提供完善的 timing closure 和 LogicLock 基于塊的設(shè)計流程。QuartusII design 是唯一的一個包括以 timing closure 和基于塊的設(shè)計流為基本特征的 programmable logic device (PLD)的軟件。 Quartus II 設(shè)計軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供 FPGA與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎?！　?系統(tǒng)設(shè)計系統(tǒng)的設(shè)計主要是基于 DE2 實驗平臺，具有友好的人機交互界面。具體包括了按鍵輸入、LCD 顯示、系統(tǒng)初始化、RAM、數(shù)據(jù)轉(zhuǎn)換處理、信號發(fā)生器、DAC 轉(zhuǎn)換幾個模塊，如圖 36 所示。系統(tǒng)時鐘選用 DE2 上自帶的 50MHz 時鐘信號。LCD207。212。202。190。 208。197。186。162。201。198。247。176。180。188。252。191。216。214。198。 DAC199。253。182。175。RAM202。253。190。221。170。187。207。181。205。179。245。202。188。187。175。205。188。36 207。181。205。179。220。191。242。205。188。圖 36 系統(tǒng)總框圖 系統(tǒng)初始化模塊當(dāng)系統(tǒng)剛啟動時，RAM 中并沒有任何數(shù)據(jù)。但是其它幾個模塊的運行卻必須依賴于 RAM 中的數(shù)據(jù)。為解決這個問題，這里專門設(shè)計了一個系統(tǒng)初始化模塊。模塊內(nèi)部包括一塊 ROM 和 RAM 的寫時序控制電路。ROM 包括 32 個 8 位的靜態(tài)存儲器，能存放 32 個 ASCII 代碼，用于存放初始化數(shù)據(jù)。該初始化數(shù)據(jù)主要用于 LCD 顯示，其中包括了頻率、相位和波形發(fā)生方式的默認(rèn)值。RAM 的寫時序控制電路用于將 ROM 中的數(shù)據(jù)寫入 RAM。 按鍵模塊和 LCD 模塊DE2 實驗板上共有四個按鍵，分別是 KEY0 到 KEY3，如圖 37 所示。在普通模式下 KEY1 和 KEY2 用于波形發(fā)生模式的切換，并能過波形發(fā)生模式的切換輸出不同的波形。在此模式下按下 KEY0 就可以進(jìn)入編程模式。在該模式下可以通過 KEY1 和 KEY2 對頻率或相位進(jìn)行修改。KEY3 可以使光標(biāo)向左移動。在此模式下專門增加了一個撥碼開關(guān) SW0 用于光標(biāo)在上下行之間的切換。此時按下 KEY0 可以返回普通模式，同時還可以將設(shè)定好的波形輸出。LCD 顯示模塊會不停的將 RAM 中的 ASCII 數(shù)據(jù)送到 LCD 顯示。圖 38 所示為剛初始化完成時 LCD 顯示內(nèi)容。第一行顯示的數(shù)值為輸出信號的頻率，在SPWM、AM、FM 三種波形發(fā)生模式下表示載波頻率。第二行左邊的數(shù)值在不圖 37 按鍵示意圖KEY0KEY1KEY2KEY3 F:0,01,00HzP:0,00 sine圖 38 初始化時的 LCD 顯示同的波形發(fā)生模式下表示不同的意義。在正弦波、方波、三角波、鋸齒波四種波形發(fā)生模式下，該數(shù)據(jù)表示輸出波形的偏移相位（數(shù)據(jù)范圍是 0 到 360，單位是度） ；在 PW 波形發(fā)生模式下該數(shù)據(jù)表示輸出波形的占空比（數(shù)據(jù)范圍是 0%到100%） ；在 SPWM、AM 、FM 發(fā)生模式下該數(shù)據(jù)表示調(diào)制信號的頻率（單位是Hz） 。各種波形發(fā)生方式的顯示內(nèi)容如表 33 所示。表 33 各種波形發(fā)生模式與 LCD 顯示的對照編 號 0 1 2 3 4 5 6 7波 形 發(fā) 生 模 式 正 弦 波 方 波 三 角 波 鋸 齒 波 PWM SPWM AM FM顯 示 內(nèi) 容 sine squa tria sawt PWM SPWM AM FM RAM 模塊在系統(tǒng)的 7 個模塊中，RAM 處于中心位置。它是由 32 個 8 位存儲器構(gòu)成