【文章內(nèi)容簡介】 的推導可以看出，只要對相位的量化值進行簡單的累加運算，就可以得到正弦信號的當前相位值，而用于累加的相位增量量化值 決定了信號B??的輸出頻率 ，并呈現(xiàn)簡單的線性關(guān)系。直接數(shù)字合成器 DDS 就是根據(jù)上述原outf理而設(shè)計的數(shù)字控制頻率合成器。DDS 是以數(shù)控的方式產(chǎn)生頻率、相位和幅度可以控制的正弦波，圖 所示是一個基本的 DDS 結(jié)構(gòu)，主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表和D/A 構(gòu)成。圖中的相位累加器、相位調(diào)制器、正弦 ROM 查找表是 DDS 結(jié)構(gòu)中的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又合稱為 NCO(Numerically Controlled Oscillators)。＋＋頻 率控 制 字相 位控 制 字同 步寄 存 器相 位 累 加 器寄 存 器相 位 調(diào) 制 器正 弦R O M查 找 表同 步寄 存 器D / A信 號輸 出圖 基本 DDS 結(jié)構(gòu)DDS 系統(tǒng)的核心是相位累加器，它由一個累加器和一個 N 位相位寄存器組成。每來一個時鐘脈沖 fr，相位寄存器以步長 M 增加。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正(余)弦查找表地址。當相位累加器累加滿量程，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就合成信號的一個周期，累加器的溢出頻率也就是 DDS 的合成信號頻率。在原理框圖中，正(余)弦查找表由 ROM 構(gòu)成，內(nèi)部存有一個完整周期正(余)弦波的數(shù)字幅度信息，每個查找表的地址對應(yīng)正(余)弦波幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器(DAC)輸入端，DAC輸出的模擬信號經(jīng)過低通濾波器(LPF)可以得到一個頻譜純凈的正(余)弦波。相位累加器是整個 DDS 的核心，在這里完成上文原理推導中的相位累加功能。相位累加器的輸入是相位增量 ，又由于與輸出頻率 是簡單的線性關(guān)B??outf????1 1out1 Δsin2πsin(Δ)sink kkNSAABAfB???? ?? ??????????????12πkN????系： 式（） 故相位累加器的輸入又可稱為頻率字輸入，事實上，當系統(tǒng)基準時鐘 是clkf時， 就等于 。頻率字輸入還經(jīng)過了一組同步寄存器，使得當頻率字改2NB??outf變時不會干擾相位累加器的正常工作。相位調(diào)制器接收相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位調(diào)制，如 PSK(相移鍵控)等。在不使用時可以去掉該部分，或者加一個固定的相位字輸入。相位字輸入也需要用同步寄存器保持同步。需要注意的是，相位字輸入的數(shù)據(jù)寬度 M 與頻率字輸入 N 往往是不相等的，一般MN。正弦 ROM 查找表完成 的查表轉(zhuǎn)換，也可以理解成相位到幅度的轉(zhuǎn)換，sin()fB?它的輸入是相位調(diào)制器的輸出，事實上就是 ROM 的地址值，輸出送往 D/A，轉(zhuǎn)化成模擬信號。由于相位調(diào)制器的輸出數(shù)據(jù)位寬 M 也是 ROM 的地址位寬，因此在實際的 DDS 結(jié)構(gòu)中 N 往往很大，而 M 總為 10 位左右。 M 太大會導致 ROM 容量的成倍上升，而輸出精度受 D/A 位數(shù)的限制未有很大改善。因此，在實際應(yīng)用中，對于 ROM 容量的縮小，人們提出了很多解決方法。基本 DDS 結(jié)構(gòu)的常用參量計算。1) ?DDS的輸出頻率由 DDS 工作原理推導的公式中很容易得出輸出頻率的計算： 式（）是頻率輸入字， 是系統(tǒng)基準時鐘的頻率值， N 是相位累加器的數(shù)據(jù)B??clkf位寬，也是頻率輸入字的數(shù)據(jù)位寬。2) DDS 的頻率分辨率或稱頻率最小步進值，即 為１時，可用頻率輸入值步進一個最小間隔B??對應(yīng)的頻率輸出變化量來衡量。 式（）3) ?DDS的頻率輸入字的計算的計算公式如下： B?? 式（）outclk2/NBf????outclk2NBff????clkout2Nf?outclk2NfB????3 設(shè)計工具 FPGA 性能結(jié)構(gòu)隨著微電子技術(shù)的飛速發(fā)展，可編程邏輯器件的發(fā)展取得了長足的進步，F(xiàn)PGA(現(xiàn)場可編程門陣列)與CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件。CPLD(Complex Programmable Logic Device)和FPGA (Field Programmable Gate Array)已成為目前在電子系統(tǒng)設(shè)計中應(yīng)用最廣泛的可編程邏輯器件。它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。與同門陣列等其它ASIC(Application Specific Integrated Circuit)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)之中。本文的設(shè)計中用到了Altera公司的FPGA芯片，因此以下將主要介紹FPGA的結(jié)構(gòu)、原理及設(shè)計。FPGA 器件是由大量邏輯宏單元構(gòu)成的。通過配置可以使這些邏輯宏單元形成不同的硬件結(jié)構(gòu)，從而構(gòu)成不同的電子系統(tǒng)，完成不同的功能。正是 FPGA 的這種硬件重構(gòu)的靈活性，使得設(shè)計者能夠?qū)⒂布枋稣Z言(如 VHDL 或 Verilog)描述的電路在 FPGA 中實現(xiàn)。這樣以來，同一塊 FPGA 能實現(xiàn)許多完全不同的電路結(jié)構(gòu)和功能。如 DSL 布線器、數(shù)字調(diào)制解調(diào)器、JPEG 編碼器、數(shù)字通信系統(tǒng)以及網(wǎng)絡(luò)接口等等。簡化的FPGA的結(jié)構(gòu)由4部分組成：輸入/輸出模塊、二維邏輯陣列模塊、連線資源和內(nèi)嵌存儲器模塊。輸入/輸出模塊是芯片與外界的接口，完成不同電氣特性下的輸入輸出功能要求。二維邏輯陣列模塊是可編程邏輯的主體，可以根據(jù)設(shè)計靈活地改變連接與配置，以完成不同的邏輯功能，F(xiàn)PGA的二維邏輯陣列模塊是基于可編程的查找表(Look Up Table, LUT)結(jié)構(gòu)的，LUT是可編程的最小邏輯構(gòu)成單元，連線資源連接所有的二維陣列模塊和輸入輸出模塊線長度和工藝決定著信號在連線上驅(qū)動能力和傳輸速度。內(nèi)嵌存儲器結(jié)構(gòu)可以在芯片內(nèi)部存儲數(shù)據(jù)?，F(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列(MPGA)和可編程邏輯器件二者演變而來的，將它們的特性結(jié)合在一起，既有門陣列的高邏輯和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA 通常由布線資料分隔的可編程邏輯單元(或宏單元)構(gòu)成陣列，又由可編程 YO 單元圍繞陣列構(gòu)成整個芯片。其內(nèi)部資源是分段互連的，因而延時是不可預(yù)測的，只有編程完畢后才能實際測量。FPGA 建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種：1)基于反熔絲技術(shù)的器件只允許對器件編程一次， 編程后不能修改。 其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾比較強的惡劣環(huán)境。2)基于 EEPROM 存儲器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失，編程方法分為在編程器上編程和用下載電纜編程。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過PC、SUN 工作站、ATE(自動測試儀)或嵌入式微處理系統(tǒng)，就能產(chǎn)生編程所用的標準 5V、 或 的邏輯電平信號，也稱為 ISP(In System Programmable)方式編程，其調(diào)試和維護也很方便。3)基于 SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 中，具有用戶設(shè)計的功能。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在 EPROM、硬盤或軟盤中；系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件中，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。FPGA作為新一代的可編程邏輯器件，由于其基本原理的特殊性，除了具有一般可編程邏輯器件的特點之外，在電子系統(tǒng)設(shè)計中還具有一些自己的特點：1）編程方式簡便靈活。對于基于SRAM LUT結(jié)構(gòu)的FPGA器件由于SRAM 的掉電易失性， 其編程采用ICR方式即在線可重配置方式。對于ICR方式的實現(xiàn)有多種選擇，在調(diào)試時可使用PC機并行口實現(xiàn)，在實際應(yīng)用中可使用專用配置器件或者微處理器等來實現(xiàn)ICR。2）開發(fā)工具和設(shè)計語言標準化，開發(fā)周期短。由于EDA開發(fā)工具的通用性、設(shè)計語言的標準化以及設(shè)計過程幾乎與所用的FPGA器件的硬件結(jié)構(gòu)沒有關(guān)系，所以從而使得片上系統(tǒng)的產(chǎn)品設(shè)計效率大幅度提高，開發(fā)周期大大縮短。3）功能強大，應(yīng)用廣闊。目前，F(xiàn)PGA可供選擇范圍很大，可根據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)得設(shè)計。隨著達數(shù)百萬門高密度的 FPGA 的出現(xiàn)，F(xiàn)PGA 在原有的高密度的邏輯宏單元的基礎(chǔ)上嵌入了許多面向 DSP 的專用硬核模塊，結(jié)合大量可配置于 FPGA 硬件結(jié)構(gòu)中的參數(shù)化的 DSP IP 軟核，DSP 開發(fā)者能十分容易地將整個 DSP 應(yīng)用系統(tǒng)實現(xiàn)在一片 FPGA 中，從而實現(xiàn)了所謂的可編程 SOC 系統(tǒng)，即 SOPC。現(xiàn)代大容量、高速度的 FPGA 的出現(xiàn)，克服了上述方案的諸多不足。FPGA器件集成度高、體積小，具有通過用戶編程實現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計者利用基于計算機的開發(fā)平臺，經(jīng)過設(shè)計輸入、仿真、測試和校驗，知道達到預(yù)期的結(jié)果。使用 FPGA 器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是，采用 FPGA 器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設(shè)計進行在線修改，因此有時人們也把 FPGA 稱為可編程的 ASIC 在這些 FPGA 中，一般都內(nèi)嵌有可配置的高速 RAM、PLL、LVDS、LVTTL 以及硬件乘法累加器等 DSP 模塊。用 FPGA 來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得 FPGA 構(gòu)成的 DSP 系統(tǒng)非常易于修改、易于測試及硬件升級。在利用 FPGA 進行 DSP 系統(tǒng)的開發(fā)應(yīng)用上，已有了全新的設(shè)計工具和設(shè)計流程。DSP Builder 就是美國 Altera 公司推出的一個面向 DSP 開發(fā)的系統(tǒng)級工具。它是作為 MATLAB 的一個 Simulink 工具箱(Tool Box)出現(xiàn)的。MATLAB是功能強大的數(shù)學分析工具，廣泛應(yīng)用于科學計算和工程計算，可以進行復(fù)雜的數(shù)字信號處理系統(tǒng)的建模、參數(shù)估計、性能分析。Simulink 是 MATLAB的一個組成部分，用于圖形化建模仿真。 現(xiàn)場可編程門陣列(FPGA)設(shè)計無線電和調(diào)制解調(diào)器與 DSP 芯片比 較，雖然 FPGA 可輕而易舉地實現(xiàn)如卷積編碼器等復(fù)雜邏輯功能，但在實現(xiàn)大量復(fù)雜計算方面卻有很大的缺陷。FPGA 在通信領(lǐng)域的應(yīng)用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應(yīng)用也極大的推動了 SOC 的發(fā)展，隨著 DSP 和 FPGA 技術(shù)的不斷發(fā)展，無線電技術(shù)必將成為移動通信中的主流技術(shù)。FPGA 在通信領(lǐng)域的應(yīng)用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應(yīng)用也極大的推動了 SOC 的發(fā)展。FPGA 在通信領(lǐng)域的應(yīng)用，大大改善了現(xiàn)代通信系統(tǒng)的性能，F(xiàn)PGA 的應(yīng)用也極大的推動了 SOC 的發(fā)展。 FPGA 中的面向 DSP 的嵌入式模塊有可配置 RAM、DSP 乘加模塊和嵌入式處理器等，使 FPGA 能很好地適用于 DSP 功能的實現(xiàn)。乘法器的帶寬決定了整個DSP 的帶寬，而 FPGA 的 DSP 帶寬比 DSP 處理器要寬得多。此外，絕大部分的DSP 處理器應(yīng)用系統(tǒng)是用外部存儲器來解決大數(shù)據(jù)量的處理的。然而 FPGA 的嵌入式高速可配置存儲器在大多數(shù)情況下都能滿足相類似的數(shù)據(jù)處理要求。FPGA中的嵌入式處理器進一步提高了 FPGA 的系統(tǒng)集成和靈活性，使之成為一個軟件與硬件聯(lián)合開發(fā)和靈活定制的結(jié)合體，可使設(shè)計者既能在嵌入式處理器中完成系統(tǒng)軟件模塊的開發(fā)和利用，也能利用 FPGA 的通用邏輯宏單元完成硬件功能模塊的開發(fā)。Altera 的 FPGA 器件還為用戶提供了嵌入式處理器軟核與硬核的選擇。現(xiàn)代的 FPGA 中含有十分靈活的、針對特定算法的加速器模塊。與傳統(tǒng)的DSP 處理器中的加速器模塊不同，F(xiàn)PGA 中實現(xiàn)的硬件加速器是可以針對不同應(yīng)用的，這可以使設(shè)計者針對不同的 DSP 任務(wù)實現(xiàn)硬件功能。 基于 EDA 工具的 FPGA 設(shè)計流程 EDA技術(shù)現(xiàn)代電子技術(shù)的核心是EDA (Electronic Design Automation電子設(shè)計自動化)技術(shù)。 EDA技術(shù)就是依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合(布局布線)以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。EDA技術(shù)在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)：IC版圖設(shè)計技術(shù)、ASIC測試和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動測試技術(shù)等。在計算機輔助工程方面融合了計算機輔助設(shè)計(CAD),計算機輔助制造(CAM)、