【文章內(nèi)容簡介】 術(shù)的發(fā)展，其應用更是有了質(zhì)的飛躍。 頻率合成技術(shù) 頻率合成技術(shù)在本世紀 30 年代開始提出 ，它的發(fā)展己經(jīng)有 70 年的歷史。 在這70 年的歷史中，大致可以分成三個發(fā)展階段 :直接式頻率合成技術(shù)，鎖相環(huán)頻率合成技術(shù)以及直接數(shù)字頻率合成技術(shù)。 所謂直接頻率合成技術(shù) 就是用倍頻、分頻和混頻電路對一個或幾個基準頻率進行加、減、乘和除的運算，從而產(chǎn)生所需要的頻率信號，并通過窄帶濾波器選出。這 是最先出現(xiàn)的一種合成器類型的頻率信號源。這種頻率合成器原理簡單，易于實現(xiàn)。其合成方法大致可分為兩種基本類型 :一種是所謂非相關(guān)合成方法，另一種是所謂相關(guān)合成方法。這兩種合成方法的主要區(qū)別在于所使用的參考頻率源的數(shù)目不同。 非相關(guān)合成方法使用多個晶體參考頻率源，所需的各種頻率分別由這些參考源提供。它的缺點在于制作具有相同頻率穩(wěn)定性和精度的多個晶體參考頻率源既復雜又困難，而且成本很高。相關(guān)合成方法只使用一個晶體參考頻率源，所需的各種頻率都由它經(jīng)過分頻、混頻和倍頻后得到的，因而合成器輸出頻率的穩(wěn)定性和精度與參考源一 樣，現(xiàn)在絕大多數(shù)直接頻率合成技術(shù)都使用這種合成方法。 直接頻率合成器的頻率范圍寬，頻率轉(zhuǎn)換較快，可以達到微秒級，頻率間隔較 3 小 ( 210? Hz)，工作穩(wěn)定可靠 。但是寄生輸出大，需要大量的模擬元件，結(jié)構(gòu)復雜，體積大，成本高。 直接頻率合成技術(shù)所固有的缺點，在鎖相環(huán) (Phase 一 LockedLooPs)頻率合成技術(shù)中得到了很大的改善。鎖相環(huán)頻率合成技術(shù) (簡稱 PLL)是在 40 年代初根據(jù)控制理論的線性伺服環(huán)路發(fā)展起來的，最早用于電視機的掃描同步電路，以減少噪聲對同步的影響， 從而使電視的同步性能得到重大改進。同時，它的低噪聲跟蹤特性也得到人們的高度重視，發(fā)展越來越快，以致于今天被廣泛的應用于無線電技術(shù)領(lǐng)域的各個方面。 鎖相頻率環(huán)合成技術(shù)也叫間接式頻率合成，這種合成方法所使用的電路較直接式頻率合成簡單。 它主要是將含有噪聲的振蕩器放在鎖相環(huán)路內(nèi)， 它的相位鎖定在希望的信號上，從而使振蕩器本身的噪聲被抑制，使它的輸出頻譜大大提純。 鎖相環(huán)頻率合成技術(shù)的原理框圖如圖 1 一 1 所示。其主要由四部分構(gòu)成，晶 體參考頻率源提供基準頻率 fs，壓控振蕩器的輸出頻率 fo 經(jīng)分頻器分頻后，送入鑒相器，與基準頻 率進行相位比較，從而產(chǎn)生誤差信號，并以此誤差信號來調(diào)整壓控振蕩器的輸出。其中環(huán)路濾波器起著平滑鑒相器輸出電壓的作用，它能濾掉高頻部分和噪聲，從而增加系統(tǒng)的穩(wěn)定性。 圖 1 一 1 鎖相環(huán)頻率合成技術(shù)的原理框圖 鎖相環(huán)頻率合成技術(shù)提供了一種從單個參考頻率獲得大量穩(wěn)定而準確的輸出頻率的方法，并且頻率輸出范圍寬，電路結(jié)構(gòu)簡單，成本低。但是，鎖相環(huán)頻 率合成技術(shù)也有它的問題，例如響應慢就是它的固有缺點 。由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達到穩(wěn)定的時間也就比較長。所以鎖相環(huán) 頻率合成器要想同時得到較高的頻率 分辨率和轉(zhuǎn)換率非常困難 。鎖相環(huán)的頻率 轉(zhuǎn)換時間一般為毫秒級 ，同時頻率間隔也不可能做得很小。 4 DDS技術(shù) 直接數(shù)字頻率合成技術(shù) (Direct Digital Synthesis)完全不同于我們己經(jīng)熟悉的直接頻率合成技術(shù)和鎖相環(huán)頻率合成技術(shù)。直接數(shù)字頻率合成技術(shù) (簡稱 DDS)的理論早在七十年代就被提出。 它的基本原理就是利用采樣定理，通過查表法產(chǎn)生波形，由于硬件技術(shù)的限制， DDS 技術(shù)當時沒能得到廣泛應用。 隨著大規(guī)模集成電路技術(shù)的飛速發(fā)展， DDS 技術(shù)的優(yōu)越性己逐步顯現(xiàn)出來。不少學者認為， DDS 是產(chǎn)生信號和 頻率的一種理想方法，發(fā)展前景十分廣闊。與其他頻率合成方法相比較，直接數(shù)字頻率合成技術(shù)的主要優(yōu)點是易于程控，相位連續(xù)，輸出頻率穩(wěn)定度高，分辨率高。其頻率分辨率可以達到 103。而且頻率轉(zhuǎn)換速度快，可小于 100ns， 特別適宜用在跳頻無線通信系統(tǒng)。其相位噪聲主要決定于參考時鐘振蕩器。目前， DDS 系統(tǒng)的時鐘頻率己經(jīng)超過了 ， 其輸出頻率已高達 800MHZ。 除此之外，由于 DDS 技術(shù)是利用查表法來產(chǎn)生波形的，所以它也適用于任意波形發(fā)生器 (Arbitr veform Generator)。這是 DDs 技術(shù)另一個非 常重要的應用。 2 器件及開發(fā)軟件介紹 FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 5 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA進入工作狀態(tài)。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復使用。當需要修改 FPGA功能時，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA是新一代的數(shù)字邏輯器件，也是近幾年來集成電路發(fā)展最快的品種之一。這種器件具有高集成度、高速度、高可靠性等最明顯的特點，其時鐘延遲可達納秒級，結(jié)合其并行工作方式在超高速應用領(lǐng)域和實時測控方面有非常廣闊的應用前景。由于FPGA 的集成規(guī)模非常大，可利用先進的 EDA 工具進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性，設(shè)計語言的標準化，以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，所 以設(shè)計成功的各類邏輯功能快軟件有很好的兼容性和可移植性，它幾乎可可用于任何型號和規(guī)模的 FPGA 中，從而使產(chǎn)品設(shè)計效率大幅度提高，在很短時間內(nèi)即可完成十分復雜的系統(tǒng)設(shè)計，這正是產(chǎn)品快速進入市場最寶貴的特征。也是本設(shè)計選擇 FPGA 的主要原因。 開發(fā)軟件介紹 quartus 簡介 QuartusⅡ 是 Altera 公司的綜合 PLD 開發(fā)軟件 ，支持原理 圖 、 VHDL、 VerilogHDL以及 AHDL 等多種實際輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置完整 PLD 設(shè)計流程 。 QuartusⅡ 可以再 PC、 LINUX 以及 UNIX 上使用，除了可以使用 TCL 腳本完成設(shè)計流程外，提供了完善的用戶圖形設(shè)計界面。具有運行速度快，界面統(tǒng)一，功能 6 集中，易學易用等特點。 QuartusⅡ 支持 Altera 的 IP 內(nèi)核，包含了 LPM/MegaFunction 宏功能模塊庫。使用戶可以充分利用成熟的模塊，簡化了設(shè)計復雜性加快了設(shè)計速度。及第三方 EDA工具的良好支持也使用戶在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 quartus 設(shè)計流程 QuartusⅡ 的設(shè)計流程圖如圖 2221所示。 用戶首先對所做項目進行設(shè)計，明確設(shè)計目的 、設(shè)計要求。然后利用原理圖輸入方式或文本輸入方式進行設(shè)計輸入。輸入完成后 進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則應檢查設(shè)計輸入以修改錯誤，直