【文章內(nèi)容簡介】 w2π=K*fc2n，DDS輸出的頻率步進間隔?fDDS=fc2n。因DDS輸出信號是對正弦波的抽樣合成，所以應(yīng)滿足Niqust定理的要求，即fDDS≤2n1，也就是要求K≤2n1，根據(jù)頻譜性能的要求，一般取fDDS≤。當DDS相位累加器采用32位字長，時鐘頻率為30MHZ時，它的輸出頻率間隔可達?fDDS=fc2n=50*106232≈=10mHZ?？梢?，DDS的基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。2設(shè)計方案 總體設(shè)計方案（1） 設(shè)計步驟此設(shè)計將按模塊式實現(xiàn)，設(shè)計總共分為四大部分完成：（三種波形：方波、三角波和矩形波）信號；；；。（2） 設(shè)計思想利用Verilog HDL編程，依據(jù)基本數(shù)字電路模塊原理進行整合。系統(tǒng)各部分所需工作時鐘信號由輸入系統(tǒng)時鐘信號經(jīng)分頻得到，系統(tǒng)時鐘輸入端應(yīng)滿足輸入脈沖信號的要求。具備幅度和頻率可調(diào)功能，幅度通過兩個按鍵可以增減調(diào)節(jié)，頻率控制模塊則是一個簡易的計數(shù)器，控制步徑為100HZ的可調(diào)頻率，達到設(shè)計課題所要求的輸出波形頻率可調(diào)及幅度可調(diào)功能。幅度可調(diào)功能由于比較簡單，可以在FPGA外部利用硬件電路實現(xiàn)?？傮w設(shè)計框圖如下圖21所示：濾波輸出D/A轉(zhuǎn)換器信號控制信號產(chǎn)生時鐘信號 選擇信號圖21系統(tǒng)總體框圖采用DDS（直接數(shù)字頻率合成器）來設(shè)計，設(shè)計總體框圖如圖22所示。在設(shè)計界里眾所周知，DDS器件采用高速數(shù)字電路和高速D/A轉(zhuǎn)換技術(shù)，具有頻率轉(zhuǎn)換時間短、頻率分辨率高、頻率穩(wěn)定度高、輸出信號頻率和相位可快速程控切換等優(yōu)點，所以，我們可以利用DDS具有很好的相位控制和幅度控制功能，另外其數(shù)據(jù)采樣功能也是極具精確和完善的，它可以產(chǎn)生較為精確的任何有規(guī)則波形信號，可以實現(xiàn)對信號進行全數(shù)字式調(diào)制。用FPGA和DDS實現(xiàn)信號調(diào)制，既克服了傳統(tǒng)的方法實現(xiàn)帶來的缺點，若采用它來編程設(shè)計，必定會事半功倍，且使設(shè)計趨于理想狀態(tài)。但鑒于DDS的占用ROM空間較大，我們設(shè)計時就必須考慮到所用期間的ROM空間是否夠用，結(jié)合我選用的Cyclone II 系列的 EP2C5Q208C8N器件所提供的26個 M4KRAM存儲模塊。應(yīng)該可以滿足本次設(shè)計的需要。低通濾波D/A變換相位累加器頻率控制字ROM圖22 DDS與FPGA總體設(shè)計圖采用震蕩器頻率合成方案。具體方案如下：首先通過頻率合成技術(shù)產(chǎn)生所需要頻率的方波，通過積分電路就可以得到同頻率的三角波，再經(jīng)過濾波器就可以得到正弦波。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現(xiàn)很難，高低頻率比不可能做得很高。采用VHDL語言來編程，然后下載文件到FPGA來實現(xiàn)。VHDL語言是電子設(shè)計領(lǐng)域的主流硬件描述語言,具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大降低了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性,要比模擬電路快得多。該方案是利用FPGA具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，而且大大縮短了系統(tǒng)的開發(fā)周期。由上述三個方案對比，采用第一種方案：使用直接數(shù)字信號合成技術(shù)（DDS），將三種波形的數(shù)據(jù)存儲在FPGA配置的ROM中，通過FPGA軟件掃描方式將波形數(shù)據(jù)讀出傳輸給DAC0832產(chǎn)生波形輸出。這種方法在軟、硬件電路設(shè)計上都簡單，且與我們的設(shè)計思路緊密結(jié)合。幅度控制部分在設(shè)計中目前有兩種方法：其一是通過軟件將存儲的波形數(shù)據(jù)進行統(tǒng)一比例的縮放在輸出給DAC0832，這樣就可以實現(xiàn)幅度的調(diào)節(jié)。第二種方法是通過外部電位器調(diào)節(jié)DAC0832參考電壓的值來調(diào)節(jié)輸出幅度。第一中鋒方法調(diào)節(jié)精確但是除法器肯定會占用大量的FPGA內(nèi)部資源，造成不必要的開銷。而使用電位器調(diào)節(jié)DAC0832的參考電壓的方法簡單。鑒于現(xiàn)在還出于理論分析時期不易決定何種方法更好，此點暫時待定等試驗階段在做確認。波形組合如果采用分開式模塊實現(xiàn)，也必將導(dǎo)致占用大量的資源，而且模塊設(shè)計復(fù)雜度提高，只要采用重復(fù)調(diào)用一個模塊的設(shè)計方法，既可以降低資源的占用率，也使得設(shè)計更加靈活且有針對性。此信號發(fā)生器的特點及功能集成度高，因采取整體模塊式設(shè)計，在此也考慮到實際應(yīng)用中，萬一FPGA的邏輯門數(shù)量不夠，特準備了一套備用方案。備用方案：將波形數(shù)據(jù)存放在外部SDRAM中，SDRAM的存儲容量大，且可重復(fù)使用，可以很好的解決內(nèi)存不夠使用的情況。 綜合以上涉及方面的分析，因此本次課題采用此方案進行設(shè)計。3 硬件電路設(shè)計此次設(shè)計利用所購買的FPGA核心開發(fā)板，并且通過面包板搭建DA電路與濾波電路，實現(xiàn)系統(tǒng)功能，能在在良好的環(huán)境中正常工作。但是實際制作硬件電路時，就應(yīng)考慮到干擾所帶來的負面影響。為了避免干擾信號影響系統(tǒng)正常工作，未分配功能的FPGA引腳必須接地，在所有的輸入引腳上串聯(lián)100歐姆左右電阻減弱干擾信號影響，如有必要還應(yīng)在輸入端設(shè)置上拉或下拉電阻。 DA電路本設(shè)計采用DAC0832作為輸出DA電路，并采用直通通方式（控制總線片選信號CS，讀寫使能信號WR,傳輸控制信號XFER，輸入所存使能信號ILE直接接地），以得到最大的轉(zhuǎn)換速度，電路示意圖如下：圖31DAC0832電路連接圖（1） DAC0832簡介：DAC0832是8分辨率的D/A轉(zhuǎn)換集成芯片。與微處理器完全兼容。這個DA芯片以其價格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點，在單片機應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。D/A轉(zhuǎn)換器由8位輸入鎖存器、8位DAC寄存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。主要特點：l 分辨率為8位； l 電流穩(wěn)定時間1us； l 可單緩沖、雙緩沖或直接數(shù)字輸入； l 只需在滿量程下調(diào)整其線性度； l 單一電源供電（+5V～+15V）； l 低功耗，20mW。（2） DAC0832結(jié)構(gòu)：D0～D7：8位數(shù)據(jù)輸入線，TTL電平，有效時間應(yīng)大于90ns(否則鎖存器的數(shù)據(jù)會出錯)； ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效； CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效； WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。由ILE、CS、WR1的邏輯組合產(chǎn)生LE1，當LE1為高電平時，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換，LE1的負跳變時將輸入數(shù)據(jù)鎖存； XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效，負脈沖（脈寬應(yīng)大于500ns）有效； WR2：DAC寄存器選通輸入線，負脈沖（脈寬應(yīng)大于500ns）有效。由WRXFER的邏輯組合產(chǎn)生LE2，當LE2為高電平時，DAC寄存器的輸出隨寄存器的輸入而變化，LE2的負跳變時將數(shù)據(jù)鎖存器的內(nèi)容打入DAC寄存器并開始D/A轉(zhuǎn)換。 IOUT1：電流輸出端1，其值隨DAC寄存器的內(nèi)容線性變化； IOUT2：電流輸出端2，其值與IOUT1值之和為一常數(shù)； Rfb：反饋信號輸入線，改變Rfb端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度； Vcc：電源輸入端，Vcc的范圍為+5V～+15V； VREF：基準電壓輸入線，VREF的范圍為10V～+10V； AGND：模擬信號地 DGND：數(shù)字信號地DA輸出的濾波器電路可選用有源濾波器與無源濾波器。下面即那個對兩種濾波器簡單介紹一下：a) 有源濾波器：有源電力濾波器（APF）是一種用于動態(tài)抑制諧波、補償無功的新型電力電子裝置，它能夠?qū)Υ笮『皖l率都變化的諧波以及變化的無功進行補償，之所以稱為有源，顧名思義該裝置需要提供電源（用以補償主電路的諧波），其應(yīng)用可克服LC濾波器等傳統(tǒng)的諧波抑制和無功補償方法的缺點（傳統(tǒng)的只能固定補償），實現(xiàn)了動態(tài)跟蹤補償，而且可以既補諧波又補無功；三相電路瞬時無功功率理論是APF發(fā)展的主要基礎(chǔ)理論；APF有并聯(lián)型和串聯(lián)型兩種，前者用的多；并聯(lián)有源濾波器主要是治理電流諧波，串聯(lián)有源濾波器主要是治理電壓諧波等引起的問題。有源濾波器同無源濾波器比較，治理效果好，主要可以同時濾除多次及高次諧波，不會引起諧振，但是價位相對高！b) 無源濾波器：無源濾波器，又稱LC濾波器，是利用電感、電容和電阻的組合設(shè)計構(gòu)成的濾波電路，可濾除某一次或多次諧波，最普通易于采用的無源濾波器結(jié)構(gòu)是將電感與電容串聯(lián)，可對主要次諧波（7）構(gòu)成低阻抗旁路；單調(diào)諧濾波器、雙調(diào)諧濾波器、高通濾波器都屬于無源濾波器。因為本設(shè)計中要求幅度5V內(nèi)可調(diào)節(jié)，但是無緣濾波器會造成信號的衰減，因此本設(shè)計中采用有源濾波器。設(shè)計D/A輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負載能力。輸出頻率小于1MHZ，為保證1MHZ 頻帶內(nèi)輸出幅度平坦，又要盡可能抑制諧波和高頻噪聲,選用寬帶運放OPA227，用TI提供的濾波器設(shè)計軟件FilterPro設(shè)計出截止頻率為1MHZ,為了保證通帶的平坦度與阻帶的截止特性,這里選用4階巴特沃斯低通濾波器.濾波器原理如下圖：圖32濾波器電路圖OPA27是一種寬帶低噪聲高精度運放，帶寬可達到8MHZ,是完全可以滿足本次設(shè)計的要求的。濾波器頻譜特性如下圖：圖33濾波器幅頻特性本設(shè)計使用FPGA最小系統(tǒng)版與外接面包板焊接的DA電路與濾波電路組成。4軟件設(shè)計本設(shè)計用verilog語言根據(jù)Niqustc采樣定理，對波形ROM進行掃描，分別產(chǎn)生正弦波、三角波和方波。以下介紹各種常用信號的原理。(1) 設(shè)計思想：正弦波發(fā)生分為兩個步驟，即正弦波幅值采樣存儲和正弦波波形的還原輸出。幅值采樣是將一個周期正弦波進行256等分，將256個采樣點進行量化處理，量化值y=+*sin(x*π128)，將256點量化值存入存儲器。正弦波形的產(chǎn)生是通過循環(huán)反復(fù)將存儲器中的256點采樣值通過DAC0832進行還原輸出，得到幅值正比于256點采樣值的正弦波。 f(t) f(t) A 0 t t A T T 圖41 正弦波采樣 圖42 方波采樣(2) 正弦波數(shù)據(jù)獲?。和ㄟ^MATLAB獲取正弦信號數(shù)據(jù)MATLAB程序如下：x=0:255。y=+*si