【文章內(nèi)容簡(jiǎn)介】 納為IEEE標(biāo)準(zhǔn)，標(biāo)準(zhǔn)編號(hào)為IEEE Std 13641995。Verilog HDL可用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)建模。它使各種設(shè)計(jì)工具（包括驗(yàn)證仿真、時(shí)序分析、測(cè)試分析以及綜合）能夠在多個(gè)抽象層次上以標(biāo)準(zhǔn)文本格式描述數(shù)字系統(tǒng)，簡(jiǎn)單、直觀并富有效率。由于Verilog HDL既是機(jī)器可讀的語言也是人類可讀的語言，因此它支持硬件設(shè)計(jì)的開發(fā)、驗(yàn)證、綜合和測(cè)試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計(jì)、維護(hù)和修改?，F(xiàn)在，Verilog HDL已經(jīng)成為數(shù)字系統(tǒng)設(shè)計(jì)的首選語言，并成為綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。Verilog HDL包含了豐富的內(nèi)建原語，包括邏輯門、用戶定義的原語、開關(guān)以及線邏輯。它還具有器件管腳間的時(shí)延和時(shí)序檢查功能。從本質(zhì)上講，Verilog所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（net）和變量（variable）。對(duì)于連續(xù)賦值，變量和線網(wǎng)的表達(dá)式能夠連續(xù)地將值驅(qū)動(dòng)到線網(wǎng)，它提供了基本的結(jié)構(gòu)級(jí)建模方法。對(duì)于過程賦值，變量和網(wǎng)絡(luò)值的計(jì)算結(jié)果可以存儲(chǔ)于變量當(dāng)中，它提供了基本的行為級(jí)建模方法。一個(gè)用Verilog HDL描述的設(shè)計(jì)包含一組模塊，每一個(gè)模塊都包含一個(gè)I/O接口和一個(gè)功能描述。模塊的功能描述可以是結(jié)構(gòu)級(jí)的、行為級(jí)的、也可以是結(jié)構(gòu)級(jí)和行為級(jí)的混合。這些模塊組成一個(gè)層次化結(jié)構(gòu)并使用線網(wǎng)進(jìn)行互連。一個(gè)完整的VerilogHDL設(shè)計(jì)模塊包括端口定義、I/O聲明、信號(hào)類型聲明和功能描述四部分。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進(jìn)行擴(kuò)展。PLI/VPI是一些例程的集合，它使得外部函數(shù)能夠訪問包含在Verilog HDL描述內(nèi)部的信息，推動(dòng)了與仿真之間的動(dòng)態(tài)交互。PLI/VPI的應(yīng)用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調(diào)試任務(wù)、時(shí)延計(jì)算以及標(biāo)注器相連接。用Verilog HDL語言開發(fā)FPGA的完整流程為：：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。：，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。：確認(rèn)仿真無誤后，將文件下載到芯片。3系統(tǒng)軟件設(shè)計(jì)FPGA軟件電路設(shè)計(jì)主要是通過軟件編程實(shí)現(xiàn)FPGA內(nèi)部的電路的形成。本章主要是利用VerilogHDL，把數(shù)字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用Quartus II工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。 Quartus II簡(jiǎn)介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件。（電路）平面布局連線編輯。，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 II邏輯分析工具進(jìn)行嵌入式的邏輯分析。，并將它們鏈接起來生成編程文件。、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。 Quartus II設(shè)計(jì)流程：完成器件的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。：包括分析和綜合器件、輔助工具和RTL查看器等工具。：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。；進(jìn)行時(shí)序分析，可查看時(shí)序分析結(jié)果報(bào)告。：Quartus II提供了功能仿真和時(shí)序仿真兩種工具。：包括四種編程模式，即被動(dòng)串行模式、JTAG模式、主動(dòng)串行模式和插座內(nèi)編程模式。 Quartus II系統(tǒng)工程設(shè)計(jì)Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測(cè)試等。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程，都必須首先為此工程建立一個(gè)放與此工程相關(guān)的所有文件的文件夾，此文件夾將被EDA軟件默認(rèn)為工作庫(kù)（Work Libray）。、名稱和頂層實(shí)體。在圖31中設(shè)當(dāng)文本框內(nèi)設(shè)置路徑、名稱和頂層實(shí)體名，名稱和頂層實(shí)體名必須相同，且不能用中文名。設(shè)置好后單擊Next按鈕。圖31指定項(xiàng)目目錄、名稱和頂層實(shí)體，執(zhí)行默認(rèn)操作，單擊Next按鈕。本設(shè)計(jì)采用CycloneⅡ系列的EP2C35F672C8芯片。，默認(rèn)操作，單擊Next按鈕。確認(rèn)無誤后，單擊Finish按鈕，結(jié)束新建工程向?qū)?，如圖32所示。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進(jìn)入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進(jìn)工程，即Add Current File To Project。Quartus II編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合和結(jié)構(gòu)綜合。即將設(shè)計(jì)項(xiàng)目適配進(jìn)FPGA/CPLD目標(biāo)器中，同時(shí)產(chǎn)生多種用途的輸出文件，如功能和時(shí)序仿真文件、器件編程的目標(biāo)文件等。編譯器首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述中提取信息，包括每個(gè)低層次文件中的錯(cuò)誤信息，供設(shè)計(jì)者排除，然后將這些層次構(gòu)建產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有的文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效的處理。首先選擇Processing菜單中的Start Compilation選項(xiàng)，啟動(dòng)全程編譯，或者直接單擊工具欄上的編譯按鈕。注意這里所謂的編譯（Compilation）包括Quartus II對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。源程序工程編譯無誤后，可生成模塊電路。選擇File→Create/Update→Create Symbol Files For Current File，例如圖33所示的是一個(gè)由Verilog源程序生成的乘法器。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對(duì)話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個(gè)空的頂層模塊。，選擇Insert→Symbol,打開一個(gè)Symbol對(duì)話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。圖34 Symbol對(duì)話框 Waveform File，選擇File→New→Others打開對(duì)話框，選擇Vector Waveform File，新建波形文件。，設(shè)置仿真時(shí)間，Edit→End Time打開如圖35對(duì)話框。設(shè)置時(shí)鐘信號(hào)周期、占空比，在波形文件中單擊時(shí)鐘信號(hào)（clk），選擇Value→Clock，彈出如圖35所示對(duì)話框。圖35設(shè)置仿真時(shí)間早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的升高，采用分離器件構(gòu)建的DDS電路有其自身無法克服的缺點(diǎn)，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用DDS芯片極大的推動(dòng)了DDS技術(shù)的發(fā)展，但專用DDS芯片價(jià)格昂貴，且無法實(shí)現(xiàn)任意波形輸出。近來，CPLD及FPGA的發(fā)展為實(shí)現(xiàn)DDS提供了更好的技術(shù)手段。FPGA的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分。用FPGA設(shè)計(jì)DDS電路比采用專用DDS芯片更為靈活。因?yàn)?，只要改變FPGA中的ROM數(shù)據(jù)，DDS就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。相比之下FPGA的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且FPGA芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買專用芯片的價(jià)格則是前者的很多倍。因此，采用FPGA來設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。用FPGA可以非常方便的實(shí)現(xiàn)DDS系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。本系統(tǒng)是在基于DDS技術(shù)的基礎(chǔ)上，產(chǎn)生3種信號(hào)波形，分別為正弦波、方波、鋸齒波。其中，正弦波采用查找表法產(chǎn)生其基本波形。方波以DDS相位累加器的溢出信號(hào)為輸入，計(jì)算得出其基本波形。鋸齒波以DDS相位累加器輸出信號(hào)的高8位為輸入，得到其基本波形。本系統(tǒng)通過輸入頻率控制字控制輸出波形的頻率實(shí)現(xiàn)調(diào)頻功能；通過改變乘法器的倍乘輸入數(shù)據(jù)，控制波形幅度的改變，實(shí)現(xiàn)調(diào)幅功能。本系統(tǒng)采用Altera公司生產(chǎn)的FPGA器件CycloneII系列芯片EP2C35F672C8，該芯片存儲(chǔ)器密度為33216個(gè)邏輯單元（LE），總的RAM空間為483840位，包括了1818位乘法器，105個(gè)M4K RAM塊，有16個(gè)全局時(shí)鐘網(wǎng)絡(luò)，內(nèi)嵌4個(gè)鎖相環(huán)電路，最大用戶I/O引腳數(shù)為475個(gè)，并且支持多種不同的單端和高速差分I/O標(biāo)準(zhǔn)。本系統(tǒng)由FPGA芯片、鍵盤、數(shù)碼管、數(shù)模轉(zhuǎn)換以及低通濾波和后級(jí)放大電路組成。設(shè)計(jì)時(shí)分兩大部分進(jìn)行，波形模塊和外圍電路模塊。其中DDS頻率合成模塊、波形產(chǎn)生模塊、調(diào)幅模塊為數(shù)字電路，由FPGA芯片實(shí)現(xiàn)。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。本系統(tǒng)主要實(shí)現(xiàn)數(shù)字電路部分的設(shè)計(jì)。系統(tǒng)的總體硬件結(jié)構(gòu)如圖36所示。圖36系統(tǒng)硬件框圖 FPGA系統(tǒng)設(shè)計(jì)流程圖37 FPGA設(shè)計(jì)框圖FPGA實(shí)現(xiàn)的主要功能是：(1)保存頻率控制字，并構(gòu)成相位累加器，用相位累加器輸出信號(hào)產(chǎn)生波形；(2)用內(nèi)部存儲(chǔ)模塊構(gòu)成存放正弦波數(shù)據(jù)的ROM數(shù)據(jù)表；(3)實(shí)現(xiàn)乘法器設(shè)計(jì)，幅度控制字輸入，用于波形的幅度調(diào)節(jié)。本系統(tǒng)可實(shí)現(xiàn)固定波形和任意波形的輸出。DDS模塊中的由一個(gè)32位的加法器和一個(gè)相位寄存器構(gòu)成，加法器以頻率控制字K作為步長(zhǎng)進(jìn)行加法運(yùn)算，和滿時(shí)清零，重新進(jìn)行計(jì)算。相位累加器高8位作為地址進(jìn)行ROM表查詢，本設(shè)計(jì)ROM表中存儲(chǔ)正弦數(shù)據(jù)，用于生成正弦波形，ROM表中也可存儲(chǔ)其它波形數(shù)據(jù)，生成任意波形。同時(shí)相位累加器高8位作為地址送入方波產(chǎn)生模塊，輸出方波。累加器高十位輸出同時(shí)送入鋸齒波發(fā)生模塊，生成鋸齒波和三角波模塊。本設(shè)計(jì)是在同步時(shí)鐘clk信號(hào)下協(xié)調(diào)工作的。 FPGA系統(tǒng)模塊設(shè)計(jì)系統(tǒng)模塊設(shè)計(jì)如圖38所示。圖38 FPGA設(shè)計(jì)模塊圖整個(gè)設(shè)計(jì)有一個(gè)頂層模塊設(shè)計(jì)，按照功能要求劃分為三個(gè)模塊，即DDS控制模塊、波形產(chǎn)生模塊、調(diào)幅模塊。函數(shù)信號(hào)的選擇模塊，主要是由用FPGA設(shè)計(jì)的DDS模塊控制的，其由加法器及相位寄存器構(gòu)成的相位累加器和ROM數(shù)據(jù)表構(gòu)成。系統(tǒng)整體原理圖如圖39所示。如圖39所示，系統(tǒng)共有多個(gè)輸入信號(hào)和1個(gè)輸出信號(hào)。5個(gè)輸入信號(hào)分別是時(shí)鐘信號(hào)、復(fù)位信號(hào)、頻率控制字、頻率鎖存信號(hào)、調(diào)幅信號(hào)，調(diào)幅模式選擇信號(hào)，波形選擇信號(hào)。1個(gè)輸出信號(hào)是最終波形的輸出，本系統(tǒng)實(shí)現(xiàn)信號(hào)波形輸出，方便調(diào)頻、調(diào)幅。輸入信號(hào)端口說明如下：clk：時(shí)鐘信號(hào)，為系統(tǒng)提供50MHZ的時(shí)鐘信號(hào)。rstn：復(fù)位信號(hào)，低電平有效。Fcw[31..0]：頻率控制字，控制輸出波形頻率，實(shí)現(xiàn)系統(tǒng)的調(diào)頻功能。LOAD：頻率鎖存信號(hào)，上升沿到來時(shí)刻，對(duì)頻率控制字進(jìn)行鎖存后，將其送入DDS模塊，經(jīng)相位累加，實(shí)現(xiàn)頻率合成。Set_fudu[2..0]：調(diào)幅信號(hào)，實(shí)現(xiàn)波形的幅度調(diào)節(jié)。此信號(hào)用3位二進(jìn)制表示，當(dāng)max位高電平的時(shí)候進(jìn)行放大，相仿的情況下位縮小。輸出信號(hào)端口說明如下：DA1[9..0]：波形輸出。圖39系統(tǒng)整體原理圖4系統(tǒng)模塊設(shè)計(jì)及仿真該模塊主要功能是鎖存頻率控制字，LOAD信號(hào)上升沿到來時(shí)刻，鎖存頻率控制字，將頻率控制字送入DDS模塊，進(jìn)行相位累加，實(shí)現(xiàn)頻率合成，確定輸出波形頻率。該模塊的結(jié)構(gòu)框圖如圖41所示。圖41頻率寄存器模塊結(jié)構(gòu)框圖各端口說明如下：Rstn：復(fù)位信號(hào)，低電平有效。FCW[31..0]：頻率控制字輸入。lLOAD：頻率鎖存信號(hào)，上升沿時(shí)刻鎖存頻率控制字。DATA[31..0]：頻率控制字輸出，送入DDS模塊，確定輸出波形頻率。頻率寄存器模塊功能設(shè)計(jì)的VerilogHDL程序如下：library ieee。use 。 use 。entity reg_fcw is port ( Host Side clk:IN STD_LOGIC。 rstn,LOAD:in std_logic。 FCW: in std_logic_vector(31 downto 0)。 DATA:OUT std_logic_vector(31 downto 0) )。end reg_fcw 。ARCHITECTURE one of reg_fcw isBEGIN PROCESS(clk,rstn)begin if rstn=39。039。 then DATA=X00000000。elsif clk39。ev