【文章內(nèi)容簡介】 gh Speed Integrated Circuit） 計劃，其目標是為下一代集成電路的生產(chǎn)實現(xiàn)階段性的工藝極限，以及建立一項新的描述方法。 1981 年， 美國國防部提出了一種新的硬件描述語言 —— 超高速集成電路硬件描述語言 （ VHSIC Hardware Description Language） 簡稱 VHDL 語言。 1987 年 12 月，國際電氣與電子工程師協(xié)會 (Institute of Electrical and Electronics Engineers， IEEE)批準了 VHDL 語言為硬件描述語言的工業(yè)標準，即 IEEE STD10761987(LRM87)。 在 1993年升級為 IEEE STD 10761993(LRM93)。 1999 年國際 IEEE 標準協(xié)會批準了數(shù)字模擬混合版本 VHDLAMS(Analog and MixedSignal)作為工業(yè)標準，即 IEEE STD10761999 版 [8]。 VHDL 采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，它與傳統(tǒng)的門級方式相比更適合于大規(guī)模集成電路系統(tǒng)的設計。 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能 [16]。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應用設計，其強大的抽象描述能力使得設計過程變得高效簡捷。作為一種通用的硬件描述語言， VHDL 具有以下基本特點： VHDL 支持結(jié)構(gòu)化和自頂向下的設計方法，這樣非常便于設計的模塊化。設計者從系統(tǒng)整體要求出發(fā)，自上而下將系統(tǒng) 內(nèi)容細化，最后將模塊組合完成系統(tǒng)的整體設計。 8 VHDL 具有多層次描述和仿真系統(tǒng)硬件功能的能力，可以從系統(tǒng)級到門級電路不同層次對數(shù)字電路進行建模和描述，不同的描述還可以混合使用，大大簡化了硬件設計的任務，提高了設計效率和可靠性，縮短產(chǎn)品開發(fā)周期。 VHDL 語言有良好的可移植性，由于它是一種工業(yè)標準語言，所以它具有設計與開發(fā)環(huán)境、具體電路實現(xiàn)工藝以及采用的實現(xiàn)無關(guān)的特點，設計成果便于移植、交流和二次開發(fā)。 VHDL 程序有良好的可讀性，容易被讀者理解，需要時還可以轉(zhuǎn)化成電路原理圖輸出。 使用 VHDL 在進行電子系統(tǒng)設計時可以不了解電路的結(jié)構(gòu)細節(jié)，因此相對于Verilog HDL 來說，為設計者減少了大量的工作，極大的提高工作效率，并可以延長設計的生命周期。 VHDL 可以支持各種不同類型的數(shù)字電路和系統(tǒng)的設計。既支持同步電路，也支持異步電路 。既支持 TTL 電路，也支持 CMOS 電路；既可用 CPLD 芯片實現(xiàn)，也可以采用 FPGA 實現(xiàn) [11]。 開發(fā)工具介紹 本次設計采用 Altera 公司推出的一款功能強大，兼容性最好的 EDA 工具軟件：QuartusII。它 是支持原理圖、 VHDL、 VerilogHDL 以及 AHDL 等多種設計輸入形式，自帶綜合器以及仿真器，可以完成從設計輸入到硬件配置的完 整 PLD 設計流程。該軟件界面友好、使用便捷、功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，具有開放性、與結(jié)構(gòu)無關(guān)、多平臺完全集成化豐富的設計庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特點。 QuartusII 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， QuartusII 提供了集成、與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，可完成電路描述，并將其保存為設計實體文件；芯片平面布局連線編輯 ；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時 /時序分析與關(guān)鍵路徑延時分析；可使用Signal Tap II 邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的 VHDL 網(wǎng)表文件和 Verilog網(wǎng)表文件；能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 QuartusII 軟件提供了可編程片上系統(tǒng) (SOPC)設計的一個綜合開發(fā)環(huán)境，是 進行SOPC 設計的基礎。 QuartusII 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設計，嵌入式軟件開發(fā)、可編程邏輯器件 (PLD)設計、綜合、布局布線、驗證和仿真。用戶首先對所做項目進行設計 [10]，明確設計目的，然后進行設計輸入，進行編譯直至編譯沒有錯誤產(chǎn)生，之后進行仿真，檢查是否達到設計要求，最后將設計配置到目標器件中進行硬件驗證與測試。 9 具體步驟如下： （ 1) 打開 QuartusII 軟件。 （ 2) 選擇路徑。注意：工作目錄名不能有中文。 （ 3) 添加設計文件。 （ 4) 選擇 FPGA 器件。 （ 5) 建立原理圖或用 VHDL 語言描述設計電路。 （ 6) 對原理圖或用 VHDL 語言進行編譯，無誤后進行添加信號。 （ 7) 對上述電路進行仿真。 （ 8) 進行管腳分配。 （ 9) 全局編譯。 （ 10) 采用 JTAG 或 AS 模式進行下載測試。 QuartusII 設計軟件根據(jù)設計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個 FPGA 和 CPLD 設計階段的解決方案。 QuartusII 流程如下圖所示： 圖 22 QuartusII 軟件的開發(fā)流程1 第三章 系統(tǒng)方案設計 系統(tǒng)整體方案 函數(shù)信號發(fā)生器在生產(chǎn)實踐和科技領域中有著廣泛的應用，其實現(xiàn)方法通常有以下幾種 [3]:(1)用分立元件組成的函數(shù)發(fā)生器 , 但通常是單函數(shù)發(fā)生 器 , 其頻率不高 , 工作不夠穩(wěn)定 , 不易調(diào)試； (2)由晶體管、運放 IC 等通用器件制作 ,多用專門的函數(shù)信號發(fā)生器產(chǎn)生信號 ,如早期的函數(shù)發(fā)生器芯片 8038,其功能較少 ,精度不高 ,頻率上限只有 300kHz,無法產(chǎn)生更高頻率的信號 ,調(diào)節(jié)方式也不夠靈活 ,頻率和占空比不能獨立調(diào)節(jié) ,且相互影響； (3)利用專用直接數(shù)字頻率合成 DDS 芯片的函數(shù)發(fā)生器。 本設計主要由波形選擇部分，波形發(fā)生部分和輸出部分組成。其中波形選擇部分是數(shù)據(jù)選擇器電路；波形發(fā)生部分包括遞增斜波產(chǎn)生電路，遞減斜波產(chǎn)生電路，三角波產(chǎn)生電路，梯形波波產(chǎn)生電 路，正弦波產(chǎn)生電路和方波產(chǎn)生電路。本次設計的主要設計框圖見下圖。 正 弦 波 產(chǎn) 生 電 路正 弦 波 產(chǎn) 生 電 路方 波 產(chǎn) 生 電 路方 波 產(chǎn) 生 電 路三 角 波 產(chǎn) 生 電 路三 角 波 產(chǎn) 生 電 路梯 形 波 產(chǎn) 生 電 路梯 形 波 產(chǎn) 生 電 路遞 減 斜 波 產(chǎn) 生 電 路遞 減 斜 波 產(chǎn) 生 電 路遞 增 斜 波 產(chǎn) 生 電 路遞 增 斜 波 產(chǎn) 生 電 路時 鐘 發(fā) 生 電 路時 鐘 發(fā) 生 電 路函 數(shù) 選 擇 電 路函 數(shù) 選 擇 電 路輸 出 電 路輸 出 電 路 圖 31 系統(tǒng)框圖 根據(jù)系統(tǒng)整體設計要求 ,信號發(fā)生器由 信 號產(chǎn)生模塊、信號控制模塊。其中信號產(chǎn)生模塊用來產(chǎn)生所需要的 6 種信號，這些信號的產(chǎn)生可以有多種方式，如用計數(shù)器直接產(chǎn)生信號輸出 ,或者用計數(shù)器產(chǎn)生存儲器的地址，在存儲器中存放信號輸出的數(shù)據(jù)。信號發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器來實現(xiàn)。用一個 6 選 1 數(shù)據(jù)選擇器可以實現(xiàn)對 6 種波形的選擇 ,在本設計中應用 VHDL 語言針對 6 種信號分別設計出 6 種不同的軟件包 ,通過不同的選擇信號調(diào)用與其相對應的軟件包。 軟件設計 本次設計主要使用 QuartusII 軟件、 VHDL 硬件描述語言。 本系統(tǒng)電路設計簡單，且可以根據(jù)實際的不同需要，修改程序時寫入相應的波形數(shù)據(jù)，即可輸出想要的波形，而無需更改硬件電路，該設計成本低，可靠性高，操作靈活方便 [6]。 VHDL 采用軟件 11 編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式 [7]。 波形產(chǎn)生模塊的 遞增、遞減斜波是以一定常數(shù)遞增、遞減來產(chǎn)生的。三角波的產(chǎn)生是在輸出波形的前半周期內(nèi)從 0 累加到最大值 255（ 8 位 ） ，在后 半周期從最大值遞減到 0 來實現(xiàn)的。梯形波是以一定的常數(shù)遞增的。正弦波的產(chǎn)生原理是基于奈奎斯特采樣定律，得到離散化波形序列。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平，后半周期輸出高電平，從而得到占空比為 50%的方波信號。 通過所設計的智能函數(shù)發(fā)生器可以得到遞增、遞減斜波，方波，三角波，正弦波和梯形波六種波形。軟件設計流程圖見圖 32。 圖 32 軟件設計流程圖 第四章 波形模塊的設計和仿真 12 遞增斜波信號產(chǎn)生模塊 遞增斜波產(chǎn)生原理：當復位信號為 1 時，電路清零，恢復為初始狀態(tài)，輸出全為0；每當復 位信號為 0，并檢測到時鐘上升沿時，計數(shù)器值加 1，當增加到最大后清零。計數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。其電路圖和仿真結(jié)果圖如下所示。 C L KC L RQ [ 7 . . 0 ]in c re a s ein s tV C CC L KIN P U TV C CC L RIN P U TQ [ 7 . . 0 ]O U T P U T 圖 41 遞增斜波信號產(chǎn)生模塊電路圖 圖 42 遞增斜波函數(shù)發(fā)生電路波形仿真圖 遞減斜波信號產(chǎn)生模塊 遞減斜波產(chǎn)生原理：當復位信號為 1 時，電路清零，恢復為初始狀態(tài)，輸出全為1；每當復位信號為 0 并檢測到時鐘上升沿時，計數(shù)器值減 1，當增加到 0 后賦值到最大。計數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。其電路圖和仿真結(jié)果圖如下所示。 圖 43 遞減斜波信號產(chǎn)生模塊電路圖 13 圖 44 遞減斜波函數(shù)發(fā)生電路波形仿真圖 三角波信號產(chǎn)生模塊 三角波函數(shù)發(fā)生電路波形仿真如下圖所示，圖 46說明了三角波函數(shù)在最小值（輸出信號的每一位都是 0）附近的波形變化，首先，在每個時鐘周期的上升沿，都對輸出函數(shù)進行減 1 操作，直到出現(xiàn)最小值，此后每經(jīng)過一個時鐘周期的上升沿都對輸出進行加 1 操作。圖 47 說明了三角波函數(shù)在最大值（即輸出全 1）附近的波形變化。 圖 45 三角波信號產(chǎn)生模塊電路圖 圖 46 三角波函數(shù)發(fā)生電路最小值處波形仿真圖 14 圖 47 三角波函數(shù)發(fā)生電路最大值處波形仿真圖 梯形波信號產(chǎn)生模塊 梯形波產(chǎn)生原理：數(shù)據(jù)的遞增是以一定的階梯常數(shù)往上增加，所以輸出的波形是呈現(xiàn)階梯狀的，而不是完全呈現(xiàn)是直線增長。在每個時鐘周期的上升沿，都對輸出信號在幅度上進行一定程度的增加，以體現(xiàn)梯形波的特征，在本次設計中設定為 16，當輸出波形的幅度達到最大時，則將其清零開始新一輪的循環(huán)遞增。其電路圖和仿真結(jié)果圖如下所示。 圖 48 梯形波信號產(chǎn)生模塊電路圖 圖 49 梯形波函數(shù)發(fā)生電路波形仿真圖 方波信號產(chǎn)生模塊 方波產(chǎn)生原理：其內(nèi)部計數(shù)到達 64 時，根據(jù)輸出標志的數(shù)值輸出對應的數(shù)值， 15 輸出只有兩種取值：最小值表示為全 0（十進制表示為 0）、最大值表示為全 1（十進制表示為 255），每經(jīng)過一定數(shù)量的時鐘周期（本次設計中設定為 64），輸出信號在兩個輸出取值之間進行翻轉(zhuǎn)，連續(xù)的輸出便成了觀測的方波波形。其電路圖和仿真結(jié)果圖如下所示。 圖 410 方波 信號產(chǎn)生模塊電路圖 圖 411 方波函數(shù)發(fā)生電路波形仿真圖 正弦波信號產(chǎn)生模塊 正弦波產(chǎn)生原理：預先在一個正弦周期中平均選取了 64 個求值點，計算得到每個點在正 弦函數(shù)中的值，并將其轉(zhuǎn)換為對應的二進制數(shù)。在每個時鐘周期上升沿到達時，輸出函數(shù)輸出對應點的取值。其頻率取決于讀取數(shù)據(jù)的速度。電路圖和仿真結(jié)果圖如下所示。 圖 412 正弦波信號產(chǎn)生模塊電路圖 16 圖 413 正弦波函數(shù)發(fā)生電路波形仿真圖 函數(shù)選擇器模塊 選擇器產(chǎn)生原理：選擇器是一個 6 選 1 的數(shù)據(jù)選擇器，其中 SEL 為波形數(shù)據(jù)選擇端口， D0— D5 為 6 位二進制輸入端口 ， Q 為 8 位二進制輸出端口。函數(shù)選擇模塊的本質(zhì)即選擇譯碼電路。其電路圖和仿真結(jié)果圖如下所示。 圖 414 函數(shù)選擇電路圖 圖 415 函數(shù)選擇電路波形仿真圖 17 函數(shù)發(fā)生器的頂層設計 將上述模塊生成符號，供頂層電路調(diào)用。智能函數(shù)發(fā)生器總體框圖如下圖所示；圖中輸入 CLK 為時鐘信號，用于調(diào)整輸出波形的頻率；輸入 CLR 為復位信號；輸入SEL[2..0]為選擇信號，用于選擇輸出波形。頂層電路的連接如圖所示： 圖 416 系統(tǒng)頂層電路連接圖 （ 1）系統(tǒng)整體波形仿真圖 圖 417 頂層電路波形仿真圖 （ 2）波形選擇電路與輸出波形對應表 18 表 41 輸出電路與波形選擇對應表 SEL[2..0] 對應的波形 000 遞增斜波