【文章內(nèi)容簡介】 GA運行時所需的時鐘，采用50MHZ的有源晶振產(chǎn)生。其中C5為高頻旁路電容，以濾除不良的高檔次諧波，對時鐘波形進行整形，CLK1為輸入時鐘信號源。 系統(tǒng)時鐘電路 電源電路的設(shè)計電源是電路正常工作的保證，直接影響著系統(tǒng)的穩(wěn)定。，U2為5V直流電源輸入端，為USB供電，D2為電源指示。輸出部分有兩個部分，分別為VEE+。其中VEE是給D/A供電，VCC給整個系統(tǒng)供電。 電源電路 FPGA部分本設(shè)計使用的FPGA芯片為EPF10K50ETI1442芯片，其典型邏輯門數(shù)（包括邏輯門和RAM）為50000門，最大可用系統(tǒng)門數(shù)為116000門，邏輯單元（Logic elements）為2880個，邏輯陣列模塊（Logic array blocks）為360個，嵌入式陣列模塊（Embedded array blocks）為10個，RAM總?cè)萘繛?0480字節(jié)，用戶可用的I/O引腳最多為310個。芯片的工作電壓為+5V。 EPF10K50ETI1442芯片結(jié)構(gòu)圖通常情況下在硬件調(diào)試的過程中一般使用下載電纜進行下載，而當調(diào)試完成以后要用配置芯片對FPGA進行配置。配置芯片在每次系統(tǒng)上電以后自動將配置文件加載到FPGA中形成電路。 D/A轉(zhuǎn)換部分D/A轉(zhuǎn)換器電路的設(shè)計：從波形RAM中讀出的幅度量化數(shù)據(jù)還只是一個數(shù)字信號，要得到最后的輸出信號必須經(jīng)過數(shù)模轉(zhuǎn)換器。因此在波形RAM之后要設(shè)計一個D/A轉(zhuǎn)換電路。數(shù)模（D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個系統(tǒng)的性能。D/A轉(zhuǎn)換器件的首要特性要求是高速，其次是轉(zhuǎn)換位數(shù)，本設(shè)計中選用8位的D/A芯片DAC0832。波形幅度量化序列經(jīng)D/A轉(zhuǎn)換后成為階梯波。頻率合成器對D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器的分辨率越高，合成的波形臺階數(shù)就越多輸出的波形的精度也就越高。D/A的輸出用電壓形式表示一般應(yīng)為： () 式中D為D/A的輸入數(shù)據(jù)值，N為D/AC的位數(shù)，即通常所指的D/AC的分辨率，為輸入D/A的參考電壓。D/A轉(zhuǎn)換電路的設(shè)計首先是要選擇一款合適的D/A轉(zhuǎn)換芯片。D/A轉(zhuǎn)換芯片種類繁多。選擇D/A轉(zhuǎn)換芯片要根據(jù)很多因素來確定，最主要的就是要考慮字長和轉(zhuǎn)換速度。本設(shè)計采用DAC0832 作為D/A 轉(zhuǎn)換器件，其具有數(shù)字量的輸入鎖存功能，DAC0832芯片的輸出通過放大器OP07，即可用示波器觀察。100KΩ的電位器在+5V和0V電壓間為DAC0832提供參考電壓。D/： D/A轉(zhuǎn)換電路的原理圖 DAC0832轉(zhuǎn)換器簡介DAC0832是雙列直插式8位D/A轉(zhuǎn)換器。能完成數(shù)字量輸入到模擬量(電流)輸出的轉(zhuǎn)換。其主要參數(shù)如下：分辨率為8位，轉(zhuǎn)換時間為1μs，滿量程誤差為177。1LSB，參考電壓為(+10～10)V，供電電源為(+5～+15)V，邏輯電平輸入與TTL兼容。，在DAC0832中有兩級鎖存器，第一級鎖存器稱為輸入寄存器，它的允許鎖存信號為ILE，第二級鎖存器稱為DAC寄存器，它的鎖存信號也稱為通道控制信號XFER。 DAC0832引腳圖，當ILE為高電平，片選信號CS 和寫信號WR1為低電平時，輸入寄存器控制信號為1，這種情況下，輸入寄存器的輸出隨輸入而變化。此后，當WR1由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。對第二級鎖存來說，傳送控制信號XFER 和寫信號WR2同時為低電平時，二級鎖存控制信號為高電平，8位的DAC寄存器的輸出隨輸入而變化，此后，當WR2由低電平變高時，控制信號變?yōu)榈碗娖?，于是將輸入寄存器的信息鎖存到DAC寄存器中。DAC0832各引腳編號及其作用：① 1號CS引腳：片選信號輸入線，低電平有效；② 2號WR1引腳：為輸入寄存器的寫選通信號；③ 3號AGND引腳：模擬地，模擬信號和基準電源的參考地；④ 47，1316號D0D7引腳：數(shù)據(jù)輸入線，TLL電平；⑤ 8號V ref引腳：基準電壓輸入（10V～+10V）；⑥ 9號RFB引腳：反饋信號輸入線，芯片內(nèi)部有反饋電阻；⑦ 10號DGND引腳：數(shù)字地；⑧ 11號IOUT1引腳：電流輸出線，當輸入全為1時，IOUT1最大；⑨ 12號IOUT2引腳：電流輸出線，其值與IOUT1為一常數(shù)；⑩ 17號XFRE引腳：數(shù)據(jù)傳送控制信號輸入線，低電平有效；? 18號WR2引腳：為DAC寄存器寫選通輸入線；? 19號ILE引腳：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效；? 20號V cc引腳：電源輸入線（+5V～+15V）Vref。濾波是信號處理中的一個重要概念。濾波分經(jīng)典濾波和現(xiàn)代濾波。經(jīng)典濾波的概念，是根據(jù)傅里葉分析和變換提出的一個工程概念。根據(jù)高等數(shù)學(xué)理論，任何一個滿足一定條件的信號，都可以被看成是由無限個正弦波疊加而成。換句話說，就是工程信號是不同頻率的正弦波線性疊加而成的，組成信號的不同頻率的正弦波叫做信號的頻率成分或叫做諧波成分。只允許一定頻率范圍內(nèi)的信號成分正常通過，而阻止另一部分頻率成分通過的電路，叫做經(jīng)典濾波器或濾波電路。由于在電路運行過程中間，外部信號會對波形產(chǎn)生一定的干擾，而且從D/A轉(zhuǎn)化部分中轉(zhuǎn)換出的波形是一種不平滑的階梯波形，因此為了防止外部信號的干擾和內(nèi)部不平滑階梯波的干擾，本次設(shè)計中增加了無源濾波中的LC濾波電路，目的在于消除外部信號的干擾，同時能夠把從D/A轉(zhuǎn)換部分轉(zhuǎn)換出的階梯波形通過濾波轉(zhuǎn)變?yōu)槠交恼也?、方波、三角波、鋸齒波，SIGOUT輸入信號來自DAC的輸出，JP1的輸出接示波器。 濾波電路4. 系統(tǒng)軟件設(shè)計本設(shè)計主要是由FPGA為核心控制一些簡單外圍電路輸出可控的方波、三角波、鋸齒波、正弦波。輸入部分為8個按鍵值，分別用于控制波型的選擇、波型的調(diào)節(jié)；輸出部分由一個8位的DA組成，由FPGA將數(shù)據(jù)波型數(shù)據(jù)送給DA轉(zhuǎn)換輸出模擬波型信號。：初始化按鍵輸入，選擇波型，調(diào)節(jié)波型。由FPGA生成數(shù)字波型數(shù)據(jù)將數(shù)字波型數(shù)據(jù)送入DA轉(zhuǎn)換輸出模擬波型信號 系統(tǒng)流程圖通過按鍵可以選擇輸出波型，如方波、三角波、正弦波。波型頻率幅度的改變可以通過按對應(yīng)的頻率加按鍵和頻率減鍵，幅度加鍵幅度減鍵。由于頻率和幅度改變在Quartus Ⅱ軟件平臺下不能明顯仿真步進變化，所以本設(shè)計沒有介紹步進仿真。在程序設(shè)計中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。這兩種語句也是VHDL程序設(shè)計中常用的語句。二者都屬于流程控制語句。流程控制語句通過條件控制開關(guān)決定是否執(zhí)行一條或幾條語句或重復(fù)執(zhí)行一條或幾條語句或跳過一條或幾條語句 。 IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。IF語句的語句結(jié)構(gòu)有以下三種： IF 條件句 Then 第一種IF語句結(jié)構(gòu) 順序語句 END IF IF 條件句 Then 第二種IF語句結(jié)構(gòu) 順序語句 ELSE 順序語句 END IF IF 條件句 Then 第三種IF語句結(jié)構(gòu) 順序語句 ELSIF 條件句 Then 順序語句 ... ELSE 順序語句 END IFCASE語句根據(jù)滿足的條件直接選擇多項順序語句中的一項執(zhí)行，CASE語句的結(jié)構(gòu)如下：CASE 表達式 ISWhen 選擇值 = 順序語句When 選擇值 = 順序語句...END CASE 當執(zhí)行到CASE語句時，首先計算表達式的值，然后根據(jù)條件句中與之相同的選擇值。執(zhí)行對應(yīng)的順序語句，最后結(jié)束 CASE語句。表達式可以是一個整數(shù)類型或枚舉類型的值，也可以是由這些數(shù)據(jù)類型的值構(gòu)成的數(shù)組。 數(shù)字信號發(fā)生器的軟件設(shè)計 本次設(shè)計的軟件部分主要運用Altera公司的QuartusⅡ軟件平臺，其開發(fā)流程基本分成2個步驟：Ⅱ軟件的設(shè)計文件可以來自QuartusⅡⅡ強大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計者可在一個工程內(nèi)直接從某個設(shè)計文件轉(zhuǎn)換到其他任何設(shè)計文件，而不必理會設(shè)計文件是圖形格式、文本格式，還是波形格式。QuartusⅡ具有如下的多種設(shè)計輸入方法:原理圖輸入與符號編輯、硬件描述語言、波形設(shè)計輸入、平面圖編輯以及層次設(shè)計輸入。如此眾多的設(shè)計方法幫助設(shè)計者輕松地完成設(shè)計輸入。Ⅱ處理一個設(shè)計時，軟件編譯器讀取設(shè)計文件信息，產(chǎn)生用于器件編程、仿真、定時分析的輸出文件。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設(shè)計文件。項目處理包括以下基本步驟:(1)消息處理器自動定位錯誤；(2)邏輯綜合與試配；(3)定時驅(qū)動編譯；(4)設(shè)計規(guī)則檢查；(5)多器件劃分。本次設(shè)計的數(shù)字信號發(fā)生器在QuartusⅡ。 系統(tǒng)RTL圖設(shè)計的波形發(fā)生器就是為了得到正弦波、三角波、方波這三種波形，并可通過按鈕選擇輸出波形。波形發(fā)生器可以由正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊（ch3a1）。下圖為波形發(fā)生器內(nèi)部的頂層設(shè)計的規(guī)劃圖如圖可以看到,控制輸入有三大塊,一個是個按鈕的數(shù)據(jù)選擇命令的輸入,一個是時時鐘輸入,它的頻率將決定輸出波形的頻率,還有一個是復(fù)位鍵。在芯片里面要處理的就有波形產(chǎn)生器產(chǎn)生相應(yīng)的數(shù)據(jù)后輸出8位的數(shù)據(jù)到數(shù)據(jù)選擇模塊中,通過按鈕發(fā)出選擇數(shù)據(jù)的指令,3選1的數(shù)據(jù)選擇器選擇相應(yīng)的數(shù)據(jù)進行輸出,把這些數(shù)據(jù)輸入D/A模塊中,通過D/A模塊對數(shù)據(jù)轉(zhuǎn)換,在它的輸出端就可得到相應(yīng)的波形。 主控制模塊主控制模塊完成了頻率調(diào)節(jié)、幅度調(diào)節(jié)和波形選擇三個控制功能。圖是用QuartusⅡ，其中CLK為標準頻率50M輸入，RST為系統(tǒng)復(fù)位鍵，VADD，VDEC為調(diào)節(jié)輸出幅度的二個按鍵，使用方法是當按下VADD時幅度會每隔一秒遞增一次，直到最大幅度，當按下VDEC時幅度會每隔一秒遞減一次，直到最小幅度，PADD，PDEC為調(diào)節(jié)輸出頻率的二個按鍵，使用方法是當按下PVADD時頻率會每隔一秒遞增一次，直到最大頻率，當按下PDEC時頻率會每隔一秒遞減一次，直到最小頻率。SEL為波形選擇鍵，當按下SEL鍵時系統(tǒng)每隔一秒在方波、三角波、正弦波，鋸齒波四種波形循環(huán)切換。CNT為FPGA產(chǎn)生的8位數(shù)字波形數(shù)據(jù)信號。 波形數(shù)據(jù)產(chǎn)生模塊（1）方波數(shù)據(jù)產(chǎn)生模塊方波產(chǎn)生方法是由主控制模塊提供方波頻率和幅度，按照主控制模塊的頻率產(chǎn)生“0”和主控提供的幅度值。將這些數(shù)據(jù)直按送入DAC就能得到所需方波信號。：CLK為主控模塊提供的頻率信號，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號，DOUT為產(chǎn)生的波型數(shù)據(jù)信號。 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號仿真：按仿真按鈕可以直接進行仿真,提示信息提示你仿真成功后?？梢钥吹饺缦路抡娌ㄐ?。在這個仿真波形圖中，可以看到當clrn為高電平的時候，出現(xiàn)一個clk時鐘脈沖的上升沿計數(shù)，從0跳到255，等下一個脈沖來臨時有從255跳到0，依次重復(fù)，如圖所示，波形將以方波的規(guī)律變化。（2）三角波數(shù)據(jù)產(chǎn)生模塊三角波產(chǎn)生方法是由主控制模塊提供波型頻率和幅度，按照主控制模塊的頻率產(chǎn)生由0自加到主控模塊提供的幅度值然后再自減到0。這些數(shù)據(jù)直按送入DAC就能得到所需三角波信號。：CLK為主控模塊提供的頻率信號，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號，DOUT為產(chǎn)生的波型數(shù)據(jù)信號。 三