【文章內(nèi)容簡(jiǎn)介】 果每一個(gè) 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁(yè) 時(shí)鐘周期遞增 K。這里 N為相位累加器的字長(zhǎng)， K稱(chēng)為頻率控制字。波形ROM 示意圖如圖 2一 3 所示。 圖 2一 3波形 ROM 示意圖 其中相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為 fC，頻率控制字為K。 DDS 直接從“相位”的概念出發(fā)進(jìn)行頻率合成。相位累加器由加法器與累加寄存器級(jí) 聯(lián)構(gòu)成。每來(lái)一個(gè)時(shí)鐘脈沖 fC，加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出的信號(hào)頻率。 DDS 的核心就是相位累加器，利用它來(lái)產(chǎn)生信號(hào)遞增的相位信息，整個(gè) DDS 系統(tǒng)在統(tǒng)一的參考時(shí)鐘下工作，每個(gè)時(shí)鐘周期相位累加器作加法運(yùn)算一次。加法運(yùn)算的步進(jìn)越大，相應(yīng)合成的相位值變化越快，輸出信號(hào)的頻率也就越高。對(duì)于幅值歸一化的正弦波信號(hào)的瞬時(shí)幅值完全由瞬時(shí)相位來(lái)決定，因?yàn)椤?=d叔 I)/dt， 所以相位變化越快，信號(hào)的頻率越高。 ROM 表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由 D/A 完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換， D/A 輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。相位累加器利用 Nbit 二進(jìn)制加法器的模溢出特性來(lái)模擬理想正弦波的 2: 第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁(yè) 相位周期。相位累加器輸出和 ROM 輸出可分別理解為理想正弦波相位信號(hào)和時(shí)域波形的時(shí)鐘抽樣。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的相位取樣地址，這樣就可以把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到 D/A轉(zhuǎn)換器， D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。假設(shè)，相位累加器字長(zhǎng)為 N， DDS 控制時(shí)鐘頻率為fC，時(shí)鐘周期為 Tc=1/fc，頻率控制字為 K。系統(tǒng)工作時(shí)，累加器的單個(gè)時(shí)鐘周期的增量值為 相應(yīng)角頻率 因 DDS輸出信號(hào)是對(duì)正弦波的抽樣合成的，所以應(yīng)滿(mǎn)足 Niqust定理要求， 即，也就是要求，根據(jù)頻譜性能要求。 當(dāng) DDS 相位累加器采用 32 位字長(zhǎng)，時(shí)鐘頻率為 30MHz 時(shí)，它的輸出頻率 間隔可達(dá)到 ?？梢?jiàn)， DDs 基于累加器相位控制方式給它帶來(lái)了微步進(jìn)的優(yōu)勢(shì)。 DDS 頻率合成器具有以下優(yōu)點(diǎn) :(1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá)ZN 個(gè)頻點(diǎn) (假設(shè) DDS 相位累加器的字長(zhǎng)是 N)。(2)頻 率切換速度快，可達(dá) us量級(jí) 。(3)頻率切換時(shí)相位連續(xù) 。(4)可以輸出寬帶正交信號(hào) 。(5)輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用 。(6)可以產(chǎn)生任意波形 。(7)全數(shù)字化實(shí)現(xiàn)，偏于集成，體積小，重量輕。 但 DDS 也有比較明顯的缺點(diǎn) :(l)輸出信號(hào)的雜散比較大 。(2)輸出信號(hào)的帶寬受到限制。 DDS 輸出雜散比較大，這是由于信號(hào)合成過(guò)程中的相位截?cái)嗾`差、 D/A 轉(zhuǎn)換器的截?cái)嗾`差和 D/A 轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展，這些問(wèn)題正在逐步得到解決。如通過(guò)增長(zhǎng)波形 ROM的長(zhǎng)度也減小相位截?cái)嗾`差 。通過(guò)增 加波形 ROM的字長(zhǎng)和 D/A轉(zhuǎn)換器的精度以減小 D/A 量化誤差等。在比較新的 DDS 芯片中普遍都采用了 1Zbit的 D/A 轉(zhuǎn)換器。當(dāng)然一味靠增加波形 ROM 的深度和字長(zhǎng)的方法來(lái)減小雜第 2 章 直接數(shù)字頻率合成器的原理及性能 第 1 頁(yè) 散對(duì)性能的提高總是有限的。已有研究在對(duì) DDS 輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法 。 可以通過(guò)采樣的方法降低帶內(nèi)誤差功率，可何編程任務(wù)且具有擴(kuò)展的函數(shù)庫(kù)。和 C 語(yǔ)言一樣， G語(yǔ)言定義了數(shù)據(jù)模型、結(jié)構(gòu)類(lèi)型和模塊調(diào)用語(yǔ)法規(guī)則等編程語(yǔ)言的基本要素，在功能的完 善性和應(yīng)用的靈活性上不比任何高級(jí)語(yǔ)言差。 G語(yǔ)言還擁有豐富的擴(kuò)展函數(shù)，為用戶(hù)提供了極大的方便。這些擴(kuò)展函數(shù)主要是關(guān)于數(shù)據(jù)采集、 GPIB 和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲(chǔ)。同時(shí)， G 語(yǔ)言還包括常用的程序調(diào)試工具，如設(shè)置斷點(diǎn)、單步調(diào)試、數(shù)據(jù)探針和動(dòng)態(tài)顯示執(zhí)行程序流程等功能。 G 語(yǔ)言和傳統(tǒng)語(yǔ)言最大的區(qū)別在于編程方式，一般的高級(jí)語(yǔ)言采用文本編程，而 G語(yǔ)言采用圖形化的編程方式。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) I 第三章 基于 FPGA 的 DDS 模塊的實(shí)現(xiàn) 現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)簡(jiǎn)介 FPGA 是英文 FieldprogrammableGateArray 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在隊(duì) L、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元數(shù)組 LCA(LogicCellArray)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB(ConfigurableLogieBloek)、輸出 /輸入模塊 IOB(Inpu 燈 OutputBloek)和內(nèi)部聯(lián)機(jī) (Interconnect)三個(gè)部分。 FPGA 的基本特點(diǎn)主要有 :(l)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投 片生產(chǎn)，就能得到合用的芯片。 (2)FPGA 可做其他全定制或半定制 ASIC電路的中試樣片。 (3)FPGA 內(nèi)部有豐富的觸發(fā)器和 FO 引腳。 (4)FPGA是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 因此， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過(guò)編程來(lái)修改。在 FPGA 實(shí)際應(yīng)用中，設(shè)計(jì)的保密和設(shè)計(jì)的可升級(jí)是十分重要的，用單片機(jī)來(lái)配置 FPGA 可以很好的解決上述問(wèn)題。用單片機(jī)配置 FPGA 器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。單片機(jī)可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。 Cyclone 一 ll[12)系列 FPGA 主要由輸入輸出單元 IoE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機(jī)組成。 EAB 是在輸入和輸出埠加有寄存器的 RAM塊，其容量可靈活變化。所以， EAB 不僅可以用于內(nèi)存，還可以事先寫(xiě)入查表值來(lái)用它構(gòu)成如乘法器、糾錯(cuò)邏輯等電 路。當(dāng)用于 RAM 時(shí)， EAB可配制成多種形式的字寬和容量。 Altera 公司 FPGA 器件 Cyclone 一 11系列的組成主要包括 :(l)邏輯數(shù)組，由多個(gè)邏輯數(shù)組塊 (LogicArrayBlocks， LABs)排列而成，用于實(shí)現(xiàn)大部分邏輯功能 。(2)在芯片四周分布著可編程的輸入輸出單元 (InPut/OutPut 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) II ElementS， IOES)，提供封裝引腳與內(nèi)部邏輯之間的連接接口 。(3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī) 。(4)片上的隨機(jī)存取塊狀 RAM。(5)鎖相環(huán)(PLL)，用于時(shí)鐘的鎖定與同步、能夠?qū)崿F(xiàn)時(shí)鐘的倍 頻和分頻 。(6)高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的 DSP 功能。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí) 需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成以后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此， FPGA 的使用靈活。 FPGA 的編程技術(shù)。目前有三種基本的 FPGA 編程技術(shù) :SRAM、反熔絲、 Flash。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因?yàn)樗俣瓤烨揖哂锌芍鼐幊棠芰?，而反熔絲 FPGA 只具有一次可編程 (oneTimeProgrammabfe， OTP)能力。基于 Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能?；?SRAM 的 FPGA 器件經(jīng)常帶來(lái)一些其他的成本，包括 :啟動(dòng) PROMS 支持安全和 保密應(yīng)用的備用電池等等。基于 Flash 和反熔絲的 FPGA 沒(méi)有這些隱 含成本，因此可保證較低的總系統(tǒng)成本。 打開(kāi) Quartus II 軟件并建立工程 Quartus II 軟件是可編程邏輯器件集成開(kāi)發(fā)環(huán)境。用于完成 波形發(fā)生器 的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測(cè)試等。 (1) 打開(kāi) Quartus II 軟件。 (2) File→New Project Wizard 。出現(xiàn)一系列對(duì)話框，其他保持默認(rèn)值。 直到如圖 所示將工程取名為 “biye”。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) III 圖 新建工程路徑、名稱(chēng)、頂層實(shí)體指定對(duì)話框 （ 3） 在以上步驟上繼續(xù)點(diǎn)擊 “NEXT”，直到如圖 所示對(duì)話選擇目標(biāo)器件為 Cyclone 系列的 EP1C6Q240C8。接下來(lái)其他對(duì)話框都默認(rèn)值即可。繼續(xù)點(diǎn)擊 “NEXT”即可完成新建工程的操作。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) IV 圖 新建工程選擇器件對(duì)話框 新建 Block Diagram/Schematic File 并添加模塊電路。 （ 1） 在 Quartus II軟件里選擇 File→New 打開(kāi)新建文件夾對(duì)話框，如圖 所示，選擇 Block Diagram/Schematic File，單擊 OK，即建立了一個(gè)空的頂層模塊。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) V 圖 新建 模塊 文件夾對(duì)話框 （ 2） 選擇 File→Save As 為 “ Block ” （ 3 ）選中新建的 Block Diagram/Schematic File ，并雙擊 Block Diagram/Schematic File，然后選擇所需的模塊，如圖 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VI 圖 選擇所需的模塊放入 Block Diagram/Schematic File 就這樣， 按照上 述步驟 ，逐 個(gè)生成 所需模 塊，放 入 Block Diagram/Schematic File中。等待最后生成電路。 建立 VHDL 編程模塊 （ 1） 在 Quartus II軟件里選擇 File→New 打開(kāi)新建文件夾對(duì)話框，如圖 所示，選擇 VHDL File，單擊 OK，即建立了一個(gè)空的 VHDL編程模塊 。 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VII 圖 新建 VHDL編程模塊文件夾對(duì)話框 （ 2）每個(gè) VHDL編程模塊保存命名為自己所需的名稱(chēng)。 生成 Vector Waveform File 對(duì)要生成 VWF的 VHDL File選擇“ FileNew”生成 Vector Waveform File。如圖 圖 新建 Vector Waveform File 新建 Vector Waveform File 成功后，選擇“ ViewUtility WindowsNo 第 3 章 基于 FPGA的 DDS模塊的實(shí)現(xiàn) 第頁(yè) VIII Quart。 sH 軟件的設(shè)計(jì)文件可以來(lái)自 Quart。 SH 設(shè)計(jì)輸入工具或各種工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)輸入工具 QuartuSH強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。 QuartuSH 具有如下的多種設(shè)計(jì)輸入方法 :原理圖輸入與符號(hào)編輯、硬 件描述語(yǔ)言、波形設(shè)計(jì)輸入、平面圖編輯以及層次設(shè)計(jì)輸入。如此眾多的設(shè)計(jì)方法幫助設(shè)計(jì)者輕松地完成設(shè)計(jì)輸入。 QuartuSH 處理一個(gè)設(shè)計(jì)時(shí)，軟件編