【文章內(nèi)容簡介】 器件的邏輯組成核心；連線資源：連接邏輯塊的互連資源；輸入輸出塊：由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊、邏輯塊與輸入輸出塊之間的連接。對用戶而言，CPLD與FPGA的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。FPGA、CPLD芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下幾個優(yōu)點：1．隨著VISI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高單一芯片內(nèi)部可以容納上百萬個晶體管，F(xiàn)PGA、CPLD芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，它所能實現(xiàn)的功能也越來越強，同時也可以實現(xiàn)系統(tǒng)集成。2．FPGA、CPLD芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承擔投片風(fēng)險和費用，設(shè)計人員只需在自己的實驗室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。所以，F(xiàn)PGA、CPLD的資金投入小，節(jié)省了許多潛在的花費。3．用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能。所以，用FPGA／PLD試制樣片，能以最快的速度占領(lǐng)市場。FPGA、CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計工具和編程器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當電路有少量改動時，更能顯示出FPGA、CPLD的優(yōu)勢。電路設(shè)計人員使用FPGA、CPLD進行電路設(shè)計時，不需要具備專門的IC(集成電路)深層次的知識，F(xiàn)PGA、CPLD軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場。 Cyclone系列介紹Cyclone是Altera中等規(guī)模FPGA，2002年12月份推出。從那以后，己向全球數(shù)千位不同的客戶交付了數(shù)百萬片，成為Altera歷史上采用最快的產(chǎn)品。 u m工藝、全銅SRAM工藝、容量從2910個邏輯單元到20060個邏輯單元，并嵌入了4級最多為64個RAM塊(128x36bit)。Cyclone器件支持大量的自外數(shù)據(jù)傳輸?shù)膯味薎，O標準，包括LVTTL、LVCMOS、PCL、SSTL2和SSTL3。為滿足設(shè)計者更快數(shù)據(jù)速率和信號傳輸能力的需要，Cyclone器件還設(shè)有高達311Mbps的低壓差信令(LVDS)兼容通道。由于采用了特殊的三級布線結(jié)構(gòu)，其裸片尺寸大大降低。Cyclone器件的性能可與業(yè)界最快的FPGA芯片相抗衡，是一種低成本FPGA系列，目前的主流產(chǎn)品，它具有以下特點：可編程邏輯器件，具有實現(xiàn)宏功能的增強嵌入式陣列(例如實現(xiàn)高效存儲和特殊的邏輯功能)和實現(xiàn)一般功能的邏輯陣列，每個EAB的雙口能力達到36比特寬，可提供低價的可編程片上系統(tǒng)(systemonaprogrammablechip，SOPC)集成。高密度：2萬到20萬個典型門，高達294912位內(nèi)部RAM(每個EAB有4096位，這些都可在不降低邏輯能力的情況下使用)。系統(tǒng)級特點：多電壓接口支持1．5V、1．8V、2．5V、3．3V和5V設(shè)備；低功耗；雙向I／O性能達到640MHz：完全支持33MHz或66MHz，3．3V的PCI局部總線標準；內(nèi)置JTAG邊界掃描測試電路；可在1．5V內(nèi)部電源電壓下工作；通過外部的配置器件、智能控制器或JTAG端口可實現(xiàn)在線重配置(ICR，InCircuit reconfigurability)。靈活的內(nèi)部連線：快速、可預(yù)測連線延時的快速通道；實現(xiàn)算術(shù)功能(諸如快速加法器、計數(shù)器和比較器)的專用進位鏈；實現(xiàn)高速、多扇入功能的專用級聯(lián)鏈；實現(xiàn)內(nèi)部總線的三態(tài)模擬；多達六個全局時鐘信號和四個全局清除信號。強大的I／O引腳：每個引腳都有一個獨立的三態(tài)輸出使能控制和漏極配置選項；可編程輸出電壓的功率控制，可減小開關(guān)噪聲。具有鎖相環(huán)(PLL)和全局時鐘網(wǎng)絡(luò)，提供完整的時鐘管理方案。其PLL具有時鐘倍頻和分頻、相位偏移、可編程占空比和外部時鐘輸出，進行系統(tǒng)級的時鐘管理和偏移控制。PLL常用于同步內(nèi)部器件時鐘和外部時鐘，使內(nèi)部工作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調(diào)整時鐘到輸出(TC0)和建立(TSU)時間。本設(shè)計中采用的是CycloneII系列的EP2C70F896C6N，它包含68416個邏輯單元，片內(nèi)集成四個鎖相環(huán)，采用896腳FBGA封裝。 Verilog HDL語言簡介 Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進行各種層次的邏輯設(shè)計，也可以進行數(shù)字系統(tǒng)的邏輯綜合，仿真驗證和時序分析等。 Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設(shè)計和描述． 　　 Verilog HDL進行設(shè)計最大的優(yōu)點是其工藝無關(guān)性．這使得工程師在功能設(shè)計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路． 　　 Verilog HDL是一種硬件描述語言(Hardware Description Language)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設(shè)計之用。Verilog 的設(shè)計者要以 C編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學(xué)習(xí)。 　　 Verilog 是由Gateway Design Automation公司于大約1984年開始發(fā)展。Gateway Design Automation公司后來被 Cadence Design Systems于1990年所購并?，F(xiàn)在 Cadence 對于 Gateway 公司的 Verilog 和 VerilogXL 模擬器擁有全部的財產(chǎn)權(quán)。 對于專用集成電路（ASIC）設(shè)計人員，則必須首先掌握Verilog，因為在IC設(shè)計領(lǐng)域，90％以上的公司都是采用Verilog進行IC設(shè)計。設(shè)計人員通過計算機對HDL語言進行邏輯仿真和邏輯綜合，方便高效地設(shè)計數(shù)字電路及其產(chǎn)品。 FPGA設(shè)計流程完整地了解利用EDA技術(shù)進行設(shè)計開發(fā)的流程對于正確地選擇和使用EDA軟件，優(yōu)化設(shè)計項目，提高設(shè)計效率十分有益。一個完整的、典型的EDA設(shè)計流程既是自項向下設(shè)計方法的具體實施途徑，也是EDA工具軟件本身的組成結(jié)構(gòu)。將電路系統(tǒng)以一定的表達方式輸入計算機，是在EDA軟件平臺上對FTGA／CPLD開發(fā)的最初步驟。通常，使用EDA工具的設(shè)計輸入可分為兩種類型。(1)圖形輸入圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上給出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。波形圖輸入方法則是將待設(shè)計的電路看成是一個黑盒子，只需告訴EDA工具該黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據(jù)此完成黑盒子電路的設(shè)計。原理圖輸入方法是一種類似于傳統(tǒng)電子設(shè)計方法的原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件(符號)和連接線構(gòu)成，圖中的邏輯器件可以是EDA軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種74系列器件功能的宏功能模塊，甚至還有一些類似于口(Intellectual Property)核的功能塊。用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設(shè)計者進行電子線路設(shè)計不需要增加諸如HDL等的相關(guān)知識；設(shè)計過程形象直觀，適用于初學(xué)者或教學(xué)演示；對于較小的電路模型，其結(jié)構(gòu)與實際電路十分接近，設(shè)計者易于把握電路全局；由于設(shè)計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。然而，使用原理圖輸入的設(shè)計方法的缺點同樣是十分明顯的，如由于圖形設(shè)計方法并沒有得到標準化，不同的EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴大，原理圖輸入描述方法必然引起一系列難以克服的困難，如電路功能原理易讀性下降，錯誤排查困難，整體調(diào)整和結(jié)構(gòu)升級困難。例如，將一個4位的單片機設(shè)計升級為8位單片機幾乎難以在短期內(nèi)準確無誤地實現(xiàn)；由于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再利用十分困難；由于在原理圖中已確定了設(shè)計系統(tǒng)的基本電路結(jié)構(gòu)和元件，留給綜合器和適配器的優(yōu)化選擇的空間已十分有限，因此難以實現(xiàn)用戶所希望的面積、速度以及不同風(fēng)格的綜合優(yōu)化，顯然，原理圖的設(shè)計方法明顯偏離了設(shè)計自動化最本質(zhì)的涵義；在設(shè)計中由于必須直接面對硬件模塊，因此行為模型的建立將無從談起，從而無法實現(xiàn)真實意義上的自項向下的設(shè)計方案。(2)硬件描述語言輸入這種方式和傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言(HDL)的電路設(shè)計文本，如VHDL或Verilog的源程序，進行編輯輸入。可以說，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)應(yīng)用和發(fā)展打開了一個廣闊的天地。一般地，綜合是僅對應(yīng)于HDL而言的。利用HDL綜合器對設(shè)計進行綜合是十分重要的一步，因此綜合過程將軟件設(shè)計的HDL描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文字描述與硬件實現(xiàn)的一座橋梁。綜合就是將電路的高級語言(如行為庫描述)轉(zhuǎn)換