【正文】 0060個邏輯單元，并嵌入了4級最多為64個RAM塊(128x36bit)。為滿足設計者更快數據速率和信號傳輸能力的需要，Cyclone器件還設有高達311Mbps的低壓差信令(LVDS)兼容通道。Cyclone器件的性能可與業(yè)界最快的FPGA芯片相抗衡，是一種低成本FPGA系列，目前的主流產品，它具有以下特點：其PLL具有時鐘倍頻和分頻、相位偏移、可編程占空比和外部時鐘輸出，進行系統(tǒng)級的時鐘管理和偏移控制。本設計中采用的是CycloneII系列的EP2C70F896C6N，它包含68416個邏輯單元，片內集成四個鎖相環(huán)，采用896腳FBGA封裝。 Verilog HDL適合算法級，寄存器級，邏輯級，門級和版圖級等各個層次的設計和描述． 　　 Verilog HDL進行設計最大的優(yōu)點是其工藝無關性．這使得工程師在功能設計，邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，只需根據系統(tǒng)設計的要求施加不同的約束條件，即可設計出實際電路． 　　 Verilog HDL是一種硬件描述語言(Hardware Description Language)，為了制作數字電路而用來描述ASICs和FPGA的設計之用。 　　 Verilog 是由Gateway Design Automation公司于大約1984年開始發(fā)展?，F(xiàn)在 Cadence 對于 Gateway 公司的 Verilog 和 VerilogXL 模擬器擁有全部的財產權。設計人員通過計算機對HDL語言進行邏輯仿真和邏輯綜合，方便高效地設計數字電路及其產品。一個完整的、典型的EDA設計流程既是自項向下設計方法的具體實施途徑，也是EDA工具軟件本身的組成結構。通常，使用EDA工具的設計輸入可分為兩種類型。狀態(tài)圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上給出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網表。原理圖輸入方法是一種類似于傳統(tǒng)電子設計方法的原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。用原理圖表達的輸入方法的優(yōu)點是顯而易見的，如設計者進行電子線路設計不需要增加諸如HDL等的相關知識；設計過程形象直觀，適用于初學者或教學演示；對于較小的電路模型，其結構與實際電路十分接近，設計者易于把握電路全局；由于設計方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。例如，將一個4位的單片機設計升級為8位單片機幾乎難以在短期內準確無誤地實現(xiàn)；由于圖形文件的不兼容性，性能優(yōu)秀的電路模塊移植和再利用十分困難；由于在原理圖中已確定了設計系統(tǒng)的基本電路結構和元件，留給綜合器和適配器的優(yōu)化選擇的空間已十分有限，因此難以實現(xiàn)用戶所希望的面積、速度以及不同風格的綜合優(yōu)化，顯然，原理圖的設計方法明顯偏離了設計自動化最本質的涵義；在設計中由于必須直接面對硬件模塊，因此行為模型的建立將無從談起，從而無法實現(xiàn)真實意義上的自項向下的設計方案?？梢哉f，應用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術應用和發(fā)展打開了一個廣闊的天地。利用HDL綜合器對設計進行綜合是十分重要的一步，因此綜合過程將軟件設計的HDL描述與硬件結構掛鉤，是將軟件轉化為硬件電路的關鍵步驟，是文字描述與硬件實現(xiàn)的一座橋梁。當輸入的HDL文件在 EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。如在VHDL網表文件采用VHDL的語法，用結構描述的風格重新詮釋綜合后的電路結構。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用某種網表文件的方式對應起來，成為相應的映射關系。為達到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。適配所選定的目標器件(FPGA／CPLD芯片)必須屬于原綜合器指定的目標器件系列。適配器的適配對象直接與器件的結構細節(jié)相對應。適配器完成后可利用適配所產生的仿真文件作精確的時序仿真，同時產生可用于編程的文件。仿真就是讓計算機根據一定的算法和一定的仿真庫對EDA設計進行模擬，以驗證設計，排除錯誤。時序與功能門級仿真通常由PLD公司的EDA開發(fā)工具直接提供(當然也可以選用第三方的專業(yè)仿真工具)，它可以完成兩種不同級別的仿真測試。就是接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數，因而，仿真精度高。綜合后所得的EDIF等網表文件通常作為FPGA適配器的輸入文件，產生的仿真網表文件中包含了精確的硬件延遲信息。它是直接對VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計要求的過程，仿真過程不涉及任何具體器件的硬件特性。直接進行功能仿真的好處是設計耗時短，對硬件庫、綜合器等沒有任何要求。因此，通常的做法是，首先進行功能仿真，等確認設計文件所表達的功能滿足設計者原有意圖時，即邏輯功能滿足要求后，再進行綜合、適配和時序仿真，以便把握設計項目在硬件條件下的運行情況。通常，將對CPLD的下載稱為編程(Program)，對 FPGA 中的SRAM進行直接下載的方式通常稱為配置(Configure)，但對于反熔絲結構和Flash結構的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。第三章 基于FPGA的DDS的詳細設計___________________________________________________________________________________________第三章 基于FPGA的DDS的詳細設計 功能定義及總體設計規(guī)范：設計一個直接數字頻率合成(DDS，Direct Digital Synthesis)函數信號發(fā)生器，DDS是一種新型的、把一系列數字形式的信號通過DAC 轉換成模擬信號的合成技術，具有頻率切換時間短，頻率分辨率高，頻率穩(wěn)定度高，輸出信號的頻率和相位可以快速切換，輸出相位可連續(xù)，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數字控制。本設計中我將設計出一個具有頻率控制、縱向平移控制、幅度控制和相位移控制功能的DDS信號發(fā)生器。~180176。；縱向偏移范圍為0~127，精度為10（數字信號數值表示）。由于實驗箱采用系統(tǒng)時鐘位50MHz，本實驗采用分頻比可調產生的時鐘作為整個設計的全局時鐘，所以本模主要負責產生全局時鐘，并產生全局控制信號。其中正弦信號采用IP定制ROM模塊。模塊端口有：a、系統(tǒng)時鐘輸入端口（接系統(tǒng)時鐘）；b、波形輸出類型控制輸入端口；c、波形參數增/減量控制輸入端口；d、相位調節(jié)輸入端口；e、縱向偏移調節(jié)輸入端口；f、頻率調節(jié)輸入端口；g、幅度調節(jié)輸入端口；h、波形數據輸出端口。具有較高的信號質量。4. 三角波產生模塊：該信號的產生采用象限控制，利用最高位作為象限控制位控制三角波的斜升和斜降。然后在Quartus II下利用MATLAB生成的*.MIF數據文件生成一個單口ROM，即ROM模塊。6. DAC模塊：利用高速高精度數模轉換芯片A4101，設計數模轉換電路，以及簡單的濾波輸出電路。 開發(fā)板介紹圖表 1:Altera開發(fā)板原理圖Two 32Mbyte SDRAMSD Card socket18 toggle switches9 green user LEDs24bit CDquality audio CODEC with linein, lineout, and microphonein jacks2 TV Decoder (NTSC/PAL/SECAM) and TVin connectorUSB Host/Slave Controller with USB type A and type B connectorsPS/2 mouse/keyboard connector1 SMA connector直接數字頻率合成是繼直接模擬頻率合成技術和鎖相環(huán)式頻率合成技術之后的第三代頻率合成技術，具有頻率分辨率高、頻率切換速度快、相位噪聲低、頻率穩(wěn)定度高和全數字化等優(yōu)點?；仡櫱懊嫠恼碌慕榻B，可以歸納為以下幾點：第一、闡述了本課題的研究背景，分析了頻率合成技術目前的現(xiàn)狀，探討了利用FPGA實現(xiàn)DDS的意義。第三、介紹了利用現(xiàn)場可編程邏輯門陣列FPGA實現(xiàn)直接數字頻率合成(DDS)的原理、電路結構、優(yōu)化方法等。第四、在完成系統(tǒng)的核心部分設計之后，對外圍電路的設計進行了詳細的設計討論，并給出合適的方案，完成總體設計。 展望 盡管頻率合成技術已經經歷了大半個世紀的發(fā)展史，但直到今天，人們對它的研究仍然在繼續(xù)。電子技術的發(fā)展已進入數字時代，模擬信號數字化的方法也是目前一個熱門研究課題，高速AD、DA器件在通信、廣播電視等領域的應用越來越廣泛。限于本人的水平和實現(xiàn)條件，此次設計在頻率穩(wěn)定度、最高輸出頻率、降低雜散等方面仍有很大的改進空間，今后還需進一步提高。她的諄諄教導讓我感受到集成電路設計不僅僅是一門技術，更是一門藝術！也感謝微電子實驗室為我提供幫助的趙萍老師、邢立冬和商世廣老師！他們給予了我諸多鼓勵和幫助，有了你們生活更精彩，這里表示衷心的感謝!