基于fpga的dds信號(hào)發(fā)生器的設(shè)計(jì)-閱讀頁(yè)
2025-07-12 17:50本頁(yè)面
【正文】 m元件實(shí)現(xiàn)，其LPM_FILE的值*.mif是一個(gè)存放波形幅值的文件。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。就可成信號(hào)質(zhì)量而言，專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用FPGA也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用DDS芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi)。近幾年超高速數(shù)字電路的發(fā)展以及對(duì)DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃健?第三種方案也可有兩種實(shí)現(xiàn)方法，如下：一：DDS產(chǎn)生信號(hào)的頻率、相位、波形全通過累加器和加法器來產(chǎn)生ROM中相對(duì)應(yīng)的地址，最后通過D/A轉(zhuǎn)換器和濾波器來最終產(chǎn)生波形。其原理圖和我們最初提及的DDS原理圖相同，即：頻率控制字K波形控制字W相位控制字PCLK輸出LFPD/ARomAdderAdderRegAdder 設(shè)計(jì)方案31二：DDS產(chǎn)生信號(hào)的頻率和相位還是通過累加器和加法器來實(shí)現(xiàn)，在ROM部分，可采用多ROM系統(tǒng)，每ROM存儲(chǔ)一種波形的相關(guān)數(shù)據(jù)，最后通過選擇器來實(shí)現(xiàn)波形的控制，例如：需要三種波形的話，可用三個(gè)ROM來分開存儲(chǔ)三種波形的數(shù)據(jù)，在ROM后可通過一個(gè)三選一選擇器來決定最后的輸出波形。 課題的設(shè)計(jì)與仿真 各部件的設(shè)計(jì)及仿真DDS需要設(shè)計(jì)的幾個(gè)主要部件為：頻率預(yù)制與調(diào)節(jié)電路、累加器、控制相位加法器、控制波形加法器、波形存儲(chǔ)器。（1） 加法器的設(shè)計(jì)及仿真其生成器件圖如下： 加法器器件圖其對(duì)應(yīng)的程序（用VHDL語言編寫）如下：library ieee。use 。ENTITY add IS port ( I1: IN STD_LOGIC_VECTOR(10 downto 0)。 O1 : out STD_LOGIC_VECTOR(10 downto 0) )。ARCHITECTURE rtl OF add IS BEGIN O1=I1+I2。其仿真波形如下： 加法器仿真（2） 寄存器設(shè)計(jì)及仿真其生成的器件圖如下： 寄存器器件圖其對(duì)應(yīng)的程序（用VHDL語言編寫）如下：library ieee。use 。ENTITY reg1 IS port ( clk: IN STD_LOGIC。 O1: out STD_LOGIC_VECTOR(10 downto 0) )。ARCHITECTURE rtl OF reg1 IS BEGIN process (clk) begin if(clk39。139。 end if。 end rtl。USE 。USE 。 clock : IN STD_LOGIC 。END rom1。 COMPONENT altsyncram GENERIC ( intended_device_family : STRING。 widthad_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 clock_enable_input_a : STRING。 init_file : STRING。 lpm_type : STRING )。 address_a : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 END COMPONENT。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone II, width_a = 11, widthad_a = 11, numwords_a = 2048, operation_mode = ROM, outdata_reg_a = CLOCK0, outdata_aclr_a = NONE, width_byteena_a = 1, clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = F:/我的文檔/DDS_VHDL/新的成果/, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。ROM中波形的存儲(chǔ)：由于本設(shè)計(jì)要實(shí)現(xiàn)兩種波形選擇輸出，故存儲(chǔ)在ROM中的波形數(shù)據(jù)可以有兩種存儲(chǔ)方式:a. 連續(xù)存儲(chǔ)，即：“正弦波（1…n）/ 余弦波（1…n）”；b. 間隔存儲(chǔ)，即：“正弦波（1）/ 余弦波（1），正弦波（2）/ 余弦波（2）…正弦波（n）/ 余弦波（n）”；下面我們看一下在這兩種方式下地址碼的產(chǎn)生：間隔：連續(xù)： ROM中數(shù)據(jù)存儲(chǔ)方式其中導(dǎo)入的*.mif是一個(gè)存放波形幅值的文件，由Matlab生成，其生成過程及程序如下：，其具體程序如下：function [b]=mifwj(a,c,b)%本程序用來生成mif文件 logner編制%參數(shù) a 待存的數(shù)字變量% c文件名mif% b待存數(shù)字的二進(jìn)制位數(shù)[m,n]=size(a)。wt+39。fprintf(fp1,39。)。fprintf(fp1,39。)。width=39。fprintf(fp1,num2str(b))。\n39。fprintf(fp1,39。\n39。fprintf(fp1,39。\n39。fprintf(fp1,39。)。begin\n39。for s=1:mfor i=1:n fprintf(fp1,39。\n39。 end endfprintf(fp1,39。)。disp(39。)。間隔式存儲(chǔ)對(duì)應(yīng)的生成函數(shù)為： for i=0:2:2046 s=sin(i*pi/(1023))。 if si(i+1)0 si(i+1)=4096+si(i+1)。 end for i=1:2:2047 s=cos((i1)*pi/(1023))。 if si(i+1)0 si(i+1)=4096+si(i+1)。 end mifwj(si,39。,6)。 si(i+1)=ceil(2047*s)。 end 。 si(i+1)=ceil(2047*s)。 end 。39。其si（幅值）與地址對(duì)應(yīng)的圖形為： 連續(xù)存儲(chǔ)方式下si（幅值）與地址關(guān)系本設(shè)計(jì)要實(shí)現(xiàn)兩種波形的循環(huán)輸出以及相位控制，選取間隔存儲(chǔ)。采用這種設(shè)計(jì)方法，可以根據(jù)需要，改變生成*.mif的函數(shù)，即可調(diào)換生成的波形及ROM中存儲(chǔ)波形的數(shù)量，其擴(kuò)張性很強(qiáng)。其對(duì)應(yīng)生成的器件圖如下： 總體設(shè)計(jì)圖頂層文件的編寫：library ieee。use 。 K : in std_logic_vector(10 downto 0)。 W : in std_logic_vector(10 downto 0)。end。 I1: IN STD_LOGIC_VECTOR(10 downto 0)。 end ponent。 I2: IN STD_LOGIC_VECTOR(10 downto 0)。 end ponent。 clock : IN STD_LOGIC 。 end ponent 。begin u1: add port map (I1=Y,I2=K,O1=X)。u3: add port map (I1=Y,I2=P,O1=Z)。u5: rom1 port map (clock=clk,address=R,q=f0)。各控制字說明：頻率控制字K：必須為偶數(shù)，不然相加后的地址會(huì)在偶地址和奇地址間切換，進(jìn)而產(chǎn)生波形的混亂。波形控制字W：必須為奇數(shù)，其功能就是使地址由偶地址轉(zhuǎn)向奇地址，或相反，最好是1，不然就會(huì)產(chǎn)生相位的轉(zhuǎn)移。參數(shù)P=010由于在開始時(shí)累加器后的加法器加了10，即地址直接跳過了前10個(gè)地址，直接從第11個(gè)地址開始，相當(dāng)于波形相對(duì)于時(shí)間軸左移了10個(gè)地址值，即波形左移了（102）/1024的相位。所以當(dāng)W＝1時(shí)，最后形成的是余弦波，而W＝0時(shí)，最后形成的是正弦波。掌握了DDS的原理，能通過累加器、加法器來控制邏輯地址的遞增，最后將地址輸入ROM中，根據(jù)不同的地址來輸出不同的幅值，再通過D/A轉(zhuǎn)換器和濾波器來轉(zhuǎn)化成模擬量，輸出所需的波形。同時(shí)此次設(shè)計(jì)使我對(duì)QuartursⅡ和Matlab兩種軟件有了較深刻的認(rèn)識(shí)，并熟悉了兩種軟件的基本操作，知道了各種工具軟件在設(shè)計(jì)中的重要性。中途由于所簽單位要求實(shí)習(xí)，在實(shí)習(xí)期間，老師也毫不放松我們的設(shè)計(jì)進(jìn)度，定時(shí)監(jiān)督檢查，才使我們盡快完成了初級(jí)設(shè)計(jì)，并在后期不斷的對(duì)自己的課題進(jìn)行完善。在此，深深地感謝魯老師的指導(dǎo)。在這里，我要對(duì)所有指導(dǎo)我們畢業(yè)設(shè)計(jì)而辛勤工作的老師說聲：謝謝！謝謝你們的
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