【正文】 時(shí)時(shí)鐘輸入,它的頻率將決定輸出波形的頻率,還有一個(gè)是復(fù)位鍵。 主控制模塊主控制模塊完成了頻率調(diào)節(jié)、幅度調(diào)節(jié)和波形選擇三個(gè)控制功能。SEL為波形選擇鍵，當(dāng)按下SEL鍵時(shí)系統(tǒng)每隔一秒在方波、三角波、正弦波，鋸齒波四種波形循環(huán)切換。 波形數(shù)據(jù)產(chǎn)生模塊（1）方波數(shù)據(jù)產(chǎn)生模塊方波產(chǎn)生方法是由主控制模塊提供方波頻率和幅度，按照主控制模塊的頻率產(chǎn)生“0”和主控提供的幅度值。：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號(hào)，DOUT為產(chǎn)生的波型數(shù)據(jù)信號(hào)?？梢钥吹饺缦路抡娌ㄐ巍＃?）三角波數(shù)據(jù)產(chǎn)生模塊三角波產(chǎn)生方法是由主控制模塊提供波型頻率和幅度，按照主控制模塊的頻率產(chǎn)生由0自加到主控模塊提供的幅度值然后再自減到0。：CLK為主控模塊提供的頻率信號(hào)，RST為復(fù)位鍵，DIN為主控模塊提供幅度信號(hào)，DOUT為產(chǎn)生的波型數(shù)據(jù)信號(hào)。 三角波信號(hào)仿真在這個(gè)仿真圖中，可以看到當(dāng)clrn為高電平的時(shí)候，出現(xiàn)一個(gè)clk時(shí)鐘脈沖的上升沿開始計(jì)數(shù)，從0增到1，然后每來一個(gè)脈沖就增一次，直到增到255，等下一個(gè)脈沖到臨時(shí)將有從255減到254，然后每來一個(gè)脈沖就減一次，直到減到0，依次重復(fù)，如圖所示，波形將出現(xiàn)三角波的規(guī)律變化。因?yàn)?4個(gè)數(shù)據(jù)已經(jīng)固定，所發(fā)正弦波不好調(diào)幅。 正弦波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖正弦波信號(hào)仿真：由上面的設(shè)置可以直接按波形仿真按鈕,:PROCESS→Simulator命令,只是STATUS下只有SIMULATOR狀態(tài)進(jìn)度,仿真完成了后它會(huì)提示你. 當(dāng)提示信息提示仿真成功之后,可以看到如下的仿真波形,。如圖所示，波形將出現(xiàn)正弦波的規(guī)律變化。以下介紹各種常用周期信號(hào)的傅立葉函數(shù)展開式。幅值采樣是將一個(gè)周期正弦波進(jìn)行64等分，將64個(gè)采樣點(diǎn)進(jìn)行量化處理，量化值=255*sin360/64（V），將64點(diǎn)量化值存入存儲(chǔ)器。，由于矩形波是兩個(gè)電平值間的交替變換，因此波形采樣值的預(yù)存只要有兩個(gè)不同的數(shù)值就行了，為了使矩形波發(fā)生的頻率靈活可調(diào)，采用60個(gè)采樣值掃描輸出來實(shí)現(xiàn)，每半個(gè)矩形波周期采用三十個(gè)采樣值，循環(huán)反復(fù)將存儲(chǔ)器中的60點(diǎn)采樣值通過DAC0832進(jìn)行還原輸出，得到幅值正比于點(diǎn)采樣值的矩形波。使用VHDL語言描述硬件系統(tǒng)使得FPGA技術(shù)有了更廣闊的應(yīng)用領(lǐng)域。數(shù)字信號(hào)發(fā)生器在實(shí)驗(yàn)室以及工業(yè)場(chǎng)所都被大量使用著，本系統(tǒng)即實(shí)現(xiàn)了可以輸出四種波形的簡易多功能波形發(fā)生器，仿真結(jié)果證明，該設(shè)計(jì)正確有效，可以作為制作實(shí)物的理論依據(jù)。此次課題的設(shè)計(jì)已告一段落，在這次畢業(yè)設(shè)計(jì)過程中需要用一些不曾學(xué)過的東西時(shí)，就要去有針對(duì)性地查找資料，然后加以吸收利用，以提高自己的應(yīng)用能力，而且還能增長自己見識(shí)，補(bǔ)充最新的專業(yè)知識(shí)，學(xué)會(huì)了一些編程方面的常用算法。相信通過此次設(shè)計(jì)的鍛煉，我對(duì)專業(yè)知識(shí)和技能的掌握將更加牢靠，在今后的工作和學(xué)習(xí)中，必將使我受益匪淺，取得應(yīng)有的優(yōu)勢(shì)。USE 。ENTITY SUN ISPORT( CLK :IN STD_LOGIC。 VADD :IN STD_LOGIC。 PADD :IN STD_LOGIC。 SEL :IN STD_LOGIC。END ENTITY。SIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL DDATA :STD_LOGIC_VECTOR(7 DOWNTO 0)。 定義一個(gè)1HZ的分頻系數(shù)信號(hào)SIGNAL CLK1H:STD_LOGIC。SIGNAL DOUT0,DOUT1,DOUT2,DOUT3:STD_LOGIC_VECTOR(7 DOWNTO 0)。COMPONENT FOUTPORT( CLK :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END COMPONENT。 RST :IN STD_LOGIC。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。COMPONENT JOUTPORT( CLK :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END COMPONENT。 RST :IN STD_LOGIC。END COMPONENT。PROCESS(CLK1H,RST,SEL)BEGINIF RST=39。 THEN SELCON=00。EVENT AND CLK1H=39。 THEN IF SEL=39。 THEN IF SELCON11 THEN SELCON=SELCON+1。 END IF。END IF。PROCESS(CLK1H,RST,PADD,PDEC)BEGINIF RST=39。 THEN DIV=00000000。EVENT AND CLK1H=39。 THEN IF PADD=39。 THEN DIV=DIV+1。139。 END IF。END PROCESS。039。 ELSIF CLK1H39。139。139。 ELSIF VDEC=39。 THEN DDATA=DDATA1。END IF。PROCESS(CLK,RST,DIV)BEGINIF RST=39。 THEN DCLK=39。 DCNT=00000000。EVENT AND CLK=39。 THEN IF DCNTDIV THEN DCNT=DCNT+1。 DCLK=NOT DCLK。END IF。//////////////////////////////////////////// 1HZ分頻進(jìn)程///////////////////////////////////////////PROCESS(CLK,RST)BEGINIF RST=39。 THEN 當(dāng)RST=0時(shí)復(fù)位CNT1H=(OTHERS=39。)。EVENT AND CLK=39。 THEN 上升沿時(shí)計(jì)數(shù)。當(dāng)分頻系數(shù)少于24999999時(shí)分頻系數(shù)加1。039。 CLK1H=NOT CLK1H。 END IF。END PROCESS。U1: FOUT PORT MAP(DCLK,RST,DDATA,DOUT2)。U3: SIN PORT MAP(DCLK,RST,DOUT0)。方波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。USE 。 RST :IN STD_LOGIC。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。ARCHITECTURE ONE OF FOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(5 DOWNTO 0)。PROCESS(CLK,RST)BEGINIF RST=39。 THENDIV=000000。EVENT AND CLK=39。 THEN IF DIV111111 THEN DIV=DIV+1。 END IF。END PROCESS。三角波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。USE 。 RST :IN STD_LOGIC。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。ARCHITECTURE ONE OF SOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGINDOUT=DIV。039。CONT=39。ELSIF CLK39。139。039。 ELSE CONT=39。 END IF。139。 ELSE CONT=39。 END IF。END IF。END ONE。USE 。ENTITY JOUT ISPORT( CLK :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END ENTITY。BEGINDOUT=DIV。039。ELSIF CLK39。139。 ELSE DIV=00000000。END IF。END ONE。USE 。USE 。 讀取數(shù)據(jù)頻率輸入 RST:IN STD_LOGIC。END ENTITY。 數(shù)據(jù)計(jì)數(shù)BEGIN///////////////////////////////////////////// 正弦信號(hào)數(shù)據(jù)讀取頻率計(jì)數(shù)/////////////////////////////////////////////PROCESS(CLK,RST)BEGINIF RST=39。 THEN CNT0=0。EVENT AND CLK=39。 THEN CNT0=CNT0+1。END PROCESS。039。ELSECASE CNT0 ISwhen 0 = DATA=10000000。when 2 = DATA=10011001。when 4 = DATA=10110001。when 6 = DATA=11001000。when 8 = DATA=11011011。when 10 = DATA=11101011。when 12 = DATA=11110111。when 14 = DATA=11111110。when 16 = DATA=11111111。when 18 = DATA=11111100。when 20 = DATA=11110100。when 22 = DATA=11101110。when 24 = DATA=11011111。when 26 = DATA=11001100。when 28 = DATA=10110110。when 30 = DATA=10011110。when 32 = DATA=10000101。when 34 = DATA=01101011。when 36 = DATA=01010011。when 38 = DATA=00111100。when 40 = DATA=00100111。when 42 = DATA=00010111。when 44 = DATA=00001010。when 46 = DATA=00000010。when 48 = DATA=00000000。when 50 = DATA=00000010。when 52 = DATA=00001001。when 54 = DATA=00010101。when 56 = DATA=00100101。when 58 = DATA=00111001。when 60 = DATA=01010000。when 62 = DATA=01101000。when others= DATA=00000000。END IF。/////////////////////////////////END ONE。通過這一個(gè)多月的時(shí)間，使我學(xué)到許多知識(shí)，明白了許多以前上課時(shí)無法理解的知識(shí)，還積累了一些較簡單的問題解決方案。另外由于該方面的設(shè)計(jì)水平有限，所以存在著許多缺陷和失誤，懇請(qǐng)老師