基于fpga的信號(hào)發(fā)生器的設(shè)計(jì)6波形-閱讀頁(yè)
2025-07-03 15:36本頁(yè)面
【正文】 set)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。039。復(fù)位信號(hào)置最大值ELSIF clk39。139。遞減到0置最大值ELSE tmp:=tmp1。 END IF。END PROCESS。3. 三角波形源程序三角波模塊程序LIBRARY IEEE。 USE 。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ARCHITECTURE behave OF delta ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGINIF reset=39。 THEN tmp:=00000000。EVENT AND clk=39。 THEN檢測(cè)時(shí)鐘上升沿 IF a=39。 THEN IF tmp=11111110 THENtmp:=11111111。139。遞增運(yùn)算 END IF。 置最小值a:=39。 ELSE a為1時(shí)，執(zhí)行遞減運(yùn)算tmp:=tmp1。 END IF。 q=tmp。END behave。 USE 。 ENTITY ladder ISPORT(clk,reset:IN STD_LOGIC。END ladder。 定義內(nèi)部變量VARIABLE a: STD_LOGIC。039。復(fù)位信號(hào)為0，置最小值ELSIF clk39。139。039。 IF tmp=11111111 THENtmp:=00000000。139。階梯常數(shù)為16，可修改a:=39。 END IF。039。 END IF。END PROCESS。5. 正弦波源程序：LIBRARY ieee。LIBRARY altera_mf。使用宏功能庫(kù)中的所有元件ENTITY sin_rom IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。ARCHITECTURE SYN OF sin_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 init_file : STRING。類屬參量數(shù)據(jù)類型定義 lpm_hint : STRING。 numwords_a : NATURAL。 outdata_aclr_a : STRING。 widthad_a : NATURAL。 width_byteena_a : NATURAL )。 altsyncram元件接口聲明 address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 END COMPONENT。 altsyncram_ponent : altsyncram GENERIC MAP ( address_aclr_a = NONE, init_file = , intended_device_family = Cyclone,參數(shù)傳遞映射 lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 64, 數(shù)據(jù)數(shù)量64 operation_mode = ROM, LPM模式ROM outdata_aclr_a = NONE, 無(wú)異步地址清零 outdata_reg_a = UNREGISTERED, 輸出無(wú)鎖存 widthad_a = 6, 地址線寬度6 width_a = 8, 數(shù)據(jù)線寬度8 width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。6. ：library ieee。use 。 clr: in std_logic。6位輸出地址線end t。定義內(nèi)部變量 begin if clr=39。 then cqi:=(others =39。)。event and clk=39。 then –檢測(cè)時(shí)鐘上升沿 cqi:=cqi+1。q =cqi。 end bhv。7. 波源程序LIBRARY IEEE。 ENTITY square ISPORT(clk,clr:IN STD_LOGIC。 END square。BEGINPROCESS(clk,clr)VARIABLE t:INTEGER。039。039。EVENT AND clk=39。 THEN檢測(cè)時(shí)鐘上升沿IF t63 THEN計(jì)數(shù)64個(gè)點(diǎn)t:=t+1。 當(dāng)計(jì)數(shù)的值大于64時(shí)，清零。 對(duì)內(nèi)部a變量取反，a變化已啟動(dòng)進(jìn)程END PROCESS。 END IF。 PROCESS(clk,a)BEGINIF clk39。139。139。 a=1,輸出一個(gè)波形周期內(nèi)的高電平 ELSEq=0。 END IF。 END PROCESS。8. 波形選擇模塊源程序LIBRARY IEEE。 ENTITY ch61a ISPORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ARCHITECTURE behave OF ch61a ISBEGINPROCESS(sel)BEGINCASE sel ISWHEN000=q=d0。遞減波形輸出WHEN010=q=d2。階梯波形輸出WHEN100=q=d4。方波輸出WHEN OTHERS=NULL。 END PROCESS。
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