基于fpga的信號發(fā)生器的設(shè)計6波形-預(yù)覽頁
【正文】 k,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。復(fù)位信號清零ELSIF clk39。遞增到最大值清零 ELSE tmp:=tmp+1。END PROCESS。當復(fù)位信號為1時，當每當檢測到時鐘上升沿時，計數(shù)值減1，當減到0后賦值到最大。 BEGINIF reset=39。EVENT AND clk=39。遞減運算END IF。END behave。當復(fù)位信號為1時，當每當檢測到時鐘上升沿時，當計數(shù)的數(shù)據(jù)不是最大值時，數(shù)值做遞增運算，當增大到最大時，然后再做遞減運算，因此輸出的波形便呈現(xiàn)出三角波的形狀。 BEGINIF reset=39。EVENT AND clk=39。 THEN IF tmp=11111110 THENtmp:=11111111。遞增運算 END IF。 ELSE a為1時，執(zhí)行遞減運算tmp:=tmp1。q=tmp。圖441 階梯波框圖圖442 階梯波模塊仿真圖階梯波設(shè)計的是數(shù)據(jù)的遞增是以一定的階梯常數(shù)向上增加，所以輸出的波形呈現(xiàn)是成階梯狀的，而不是完全呈現(xiàn)是直線增長。039。139。 IF tmp=11111111 THENtmp:=00000000。階梯常數(shù)為16，可修改a:=39。039。END PROCESS。LPM_ROM底層是FPGA中的EAB、ESB或M4K等模塊。圖452 正弦波模塊仿真圖圖453 方波模塊方波模塊的square的VHDL程序描述如下：其中clk為輸入時鐘端口，clr為輸入復(fù)位端口，q為整數(shù)輸出端口。BEGIN PROCESS(clk,clr) VARIABLE t:INTEGER。039。 THEN 檢測時鐘上升沿IF t63 THEN 計數(shù)64個點t:=t+1。 對內(nèi)部a變量取反，a變化啟動進程END PROCESS。PROCESS(clk,a)BEGINIF clk39。139。END IF。 輸出波形選擇模塊波形選擇模塊是一個設(shè)計位6選1的數(shù)據(jù)選擇器，其中sel為波形數(shù)據(jù)選擇端口，d0～d5為8位二進制輸入端口，q為8位二進制輸出端口。遞減波形輸出，十進制1WHEN010=q=d2。方波輸出，十進制5WHEN OTHERS=NULL。（3）第三次sel的值設(shè)為2，輸出為三角波，其仿真波形如下圖所示，輸出波形線性增大到最大后，再線性減小。（7）當設(shè)置為其他值時無波形輸出6 設(shè)計總結(jié)本設(shè)計以函數(shù)信號發(fā)生器的功能為設(shè)計對象，運用EDA技術(shù)的設(shè)計方法，進行各種波形的輸入設(shè)計、設(shè)計處理和器件編程。本設(shè)計的函數(shù)信號發(fā)生器在設(shè)計上由于設(shè)計時考慮的不夠全面雖然完成了函數(shù)信號的產(chǎn)生，但不夠完善。 USE 。 ARCHITECTURE behave OF icrs ISBEGINPROCESS(clk,reset)VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0)。復(fù)位信號清零ELSIF clk39。遞增到最大值清零 ELSE tmp:=tmp+1。 END PROCESS。USE 。ARCHITECTURE behave OF dcrs ISBEGINPROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。復(fù)位信號置最大值ELSIF clk39。遞減到0置最大值ELSE tmp:=tmp1。END PROCESS。 USE 。ARCHITECTURE behave OF delta ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 THEN tmp:=00000000。 THEN檢測時鐘上升沿 IF a=39。139。 置最小值a:=39。 END IF。END behave。 ENTITY ladder ISPORT(clk,reset:IN STD_LOGIC。 定義內(nèi)部變量VARIABLE a: STD_LOGIC。復(fù)位信號為0，置最小值ELSIF clk39。039。139。 END IF。 END IF。5. 正弦波源程序：LIBRARY ieee。使用宏功能庫中的所有元件ENTITY sin_rom IS PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。ARCHITECTURE SYN OF sin_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。類屬參量數(shù)據(jù)類型定義 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。6. ：library ieee。 clr: in std_logic。定義內(nèi)部變量 begin if clr=39。)。 then –檢測時鐘上升沿 cqi:=cqi+1。 end bhv。 ENTITY square ISPORT(clk,clr:IN STD_LOGIC。BEGINPROCESS(clk,clr)VARIABLE t:INTEGER。039。 THEN檢測時鐘上升沿IF t63 THEN計數(shù)64個點t:=t+1。 對內(nèi)部a變量取反，a變化已啟動進程END PROCESS。 PROCESS(clk,a)BEGINIF clk39。139。 END IF。8. 波形選擇模塊源程序LIBRARY IEEE。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。遞減波形輸出WHEN010=q=d2。方波輸出WHEN OTHERS=NULL。
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