【正文】 era公司的cyclone II器件，使用的是Altera公司的EDA軟件平臺quartus II可編程邏輯器件開發(fā)軟件。不論是處于開發(fā)還是故障檢修階段，輸出標(biāo)準(zhǔn)且性能優(yōu)秀的信號發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個標(biāo)準(zhǔn)的信號源、損壞的系統(tǒng)得到正確校驗，不會被一些故障所蒙蔽。此課題的設(shè)計以小型經(jīng)濟，集成度高，性能穩(wěn)定，使用方便為指導(dǎo)，在功能上力求完善實用，同時兼顧商業(yè)價值與應(yīng)用價值的體現(xiàn)。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程. (4) FPGA芯片的內(nèi)部結(jié)構(gòu)1) 可編程輸入輸出單元（IOB） 可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求。 外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。2) 可配置邏輯塊（CLB） CLB是FPGA內(nèi)的基本邏輯單元。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式RAM和分布式ROM。 l FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。ModelSim SE支持PC、UNIX和LINUX混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)；Mentor Graphics公司提供業(yè)界最好的技術(shù)支持與服務(wù)。相位累加器低通濾波器D/A轉(zhuǎn)換器波形存儲器N位相位寄存器N位加法器頻率控制字K FDDS 時鐘fc 圖11 DDS的結(jié)構(gòu)原理圖DDS的結(jié)構(gòu)原理圖如圖11。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑以得到精確的連續(xù)正弦信號波形。波形存儲去的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。因DDS輸出信號是對正弦波的抽樣合成，所以應(yīng)滿足Niqust定理的要求，即fDDS≤2n1，也就是要求K≤2n1，根據(jù)頻譜性能的要求，一般取fDDS≤。（2） 設(shè)計思想利用Verilog HDL編程，依據(jù)基本數(shù)字電路模塊原理進行整合?？傮w設(shè)計框圖如下圖21所示：濾波輸出D/A轉(zhuǎn)換器信號控制信號產(chǎn)生時鐘信號 選擇信號圖21系統(tǒng)總體框圖采用DDS（直接數(shù)字頻率合成器）來設(shè)計，設(shè)計總體框圖如圖22所示。應(yīng)該可以滿足本次設(shè)計的需要。采用VHDL語言來編程，然后下載文件到FPGA來實現(xiàn)。這種方法在軟、硬件電路設(shè)計上都簡單，且與我們的設(shè)計思路緊密結(jié)合。而使用電位器調(diào)節(jié)DAC0832的參考電壓的方法簡單。備用方案：將波形數(shù)據(jù)存放在外部SDRAM中，SDRAM的存儲容量大，且可重復(fù)使用，可以很好的解決內(nèi)存不夠使用的情況。為了避免干擾信號影響系統(tǒng)正常工作，未分配功能的FPGA引腳必須接地，在所有的輸入引腳上串聯(lián)100歐姆左右電阻減弱干擾信號影響，如有必要還應(yīng)在輸入端設(shè)置上拉或下拉電阻。D/A轉(zhuǎn)換器由8位輸入鎖存器、8位DAC寄存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。由WRXFER的邏輯組合產(chǎn)生LE2，當(dāng)LE2為高電平時，DAC寄存器的輸出隨寄存器的輸入而變化，LE2的負跳變時將數(shù)據(jù)鎖存器的內(nèi)容打入DAC寄存器并開始D/A轉(zhuǎn)換。因為本設(shè)計中要求幅度5V內(nèi)可調(diào)節(jié)，但是無緣濾波器會造成信號的衰減，因此本設(shè)計中采用有源濾波器。4軟件設(shè)計本設(shè)計用verilog語言根據(jù)Niqustc采樣定理，對波形ROM進行掃描，分別產(chǎn)生正弦波、三角波和方波。正弦波形的產(chǎn)生是通過循環(huán)反復(fù)將存儲器中的256點采樣值通過DAC0832進行還原輸出，得到幅值正比于256點采樣值的正弦波。plot(x,y)。(2) 方波數(shù)據(jù)獲取MATLAB程序如下：x=0:255。其波形數(shù)據(jù)產(chǎn)生與正弦波一致，這里就不在贅述了。本模塊只要再設(shè)計兩個按鍵來判斷是對累加器加還是對累加器減就可以實現(xiàn)頻率控制，并且K=67也是滿足K≤2n1采樣要求。output [24:0] Fword。 圖45頻率控制模塊電路符號else if(!key2)Fword=Fword2539。流水線結(jié)構(gòu)是一種常用的設(shè)計方法。流水線結(jié)構(gòu)累加器要比普通的累加器結(jié)構(gòu)復(fù)雜得多，由于累加不在一個時鐘周期內(nèi)完成，內(nèi)部需要大量的寄存器保存中間變量。40位相位累加器的四級流水線設(shè)計，加法器采用5級鎖存，4級加法，最前的一級實現(xiàn)10位數(shù)的相加，后面3級加法器實現(xiàn)10位數(shù)與一個進位的相加，整個加法器的速度由10位加法器決定，Verilog HDL源程序見附件2。當(dāng)撥碼開關(guān)為01時，輸出方波。input [1:0]sel。always(posedge clk)begincase (sel) 239。 圖47波形選擇模塊電路符號239。endcaseendendmodule因為本設(shè)計采用全數(shù)字DDS方案，所以幅度控制也采用數(shù)字處理方式。幅度調(diào)節(jié)模塊程序：module Amcontrol(clk,key1,key2,Romdata,Amplitude)。output [7:0] Amplitude。always(posedge clk)begin if (Romdata=255)X1=839。endalways(posedge clk)begin 圖48幅度控制模塊電路符號if (Romdata=0)X2=839。endalways(*)beginif(!key1||!key2)Romdata_temp1=Romdata+839。圖410頂層連接圖5 調(diào) 試示波器:Hitachi V1060，萬用表，F(xiàn)PGA開發(fā)板，PC機各一臺。再調(diào)試D/A轉(zhuǎn)換是否正常。3) 運算放大器的選擇，由于輸出頻率達到上千赫茲，因此對放大器的帶寬有一定要求。 綜合調(diào)試1) 仿真波形圖如圖52所示：圖52幅度控制模塊仿真clk：時鐘輸入；key1：幅度增加；key2：幅度減少；Romdata：波形ROM輸出幅值；Amplitude：輸出波形幅值；2) 仿真結(jié)果分析：如圖52 所示當(dāng)設(shè)定波形Rom輸出為128時，當(dāng)按下key1（幅度增加調(diào)節(jié)按鍵，對應(yīng)幅值參數(shù)增加5）一次后波形幅度增加5，變?yōu)?33，再按下一次變?yōu)?38，按下第三次后變?yōu)?43，此時按下key2（幅度減少調(diào)節(jié)按鍵，對應(yīng)幅值參數(shù)減少5）后幅值減少5變?yōu)?38，此后再按一次key1幅值增加5，變?yōu)?43。1) 仿真波形圖如圖54所示：圖54正弦波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可看出正弦波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從正弦波ROM當(dāng)中讀出相應(yīng)的幅度值，滿足DDS原理的要求。Amplitude：波形幅度輸出；2) 仿真結(jié)果分析：從仿真圖可以看出，系統(tǒng)檢測到頻率控制字按鍵按下后，會將預(yù)設(shè)的控制值輸入到相位累加器，并由相位累加器對頻率控制字進行累加，并截取波形Rom的地址，送到幅度控制模塊進行縮放后輸出。面對電子技術(shù)日新月異的發(fā)展，利用EDA手段進行設(shè)計已成為不可阻擋的趨勢。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術(shù)的道路上不斷鉆研、開拓進取。與此同時也感謝同組做課題設(shè)計的同學(xué)，在設(shè)計過程中，有許多東西我不懂，他們都耐心地給我講解，給予我技術(shù)支援，幫助我解決了不少難題。 附件1 ROM生成源程序ROM生成元程序：module sinrom (address, clock,q)。wire [7:0] sub_wire0。b0), .address_b (139。b1), .byteena_b (139。b1), .clocken2 (139。b1), .eccstatus (), .q_b (), .rden_a (139。b0))。input[39:0] ina。reg[7:0] address。reg[19:0] seconds, seconda,secondb。firstb=inb[39:10]。endalways(posedge clk) begin{thirdco,thirds}={seconda[9:0]+secondb[9:0]+secondco,seconds}。sum=tempc[39:0