【正文】 EM版本。因此，FPGA的使用非常靈活。掉電后，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。 可以說，FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 l FPGA可做其它全定制或半定制ASIC電路的中試樣片。開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。 為了便于管理和適應多種電器標準，FPGA的IOB被劃分為若干個組（bank），每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調整驅動電流的大小，可以改變上、下拉電阻。 現場可編程門陣列（FPGA）是可編程器件。因此一個有關的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內重新配置。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的寄存器。CPLD和FPGA包括了一些相對大數量的可編輯邏輯單元。廠商也可能會提供便宜的但是編輯能力差的FPGA。 系統(tǒng)設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。在設計領域，不管采用什么技術生產，生產的產品用在哪里，其產品設計的宗旨都是離不開以下幾點：實用性高、成本低、可升級、功能完善可擴展等！使用專用的數字電路設計的信號發(fā)生器，設備成本高、使用復雜。EDA工具會自動檢查語法；2. 設計實現階段EDA工具對設計文件進行編譯，進行邏輯綜合、優(yōu)化，并針對器件進行映射、布局、布線，產生相應的適配文件；3. 編程階段EDA軟件將適配文件配置到相應的CPLD/FPGA器件中，使其能夠實現預期的功能。VerilogHDL是一種新興的程序設計語言，使用VerilogHDL進行設計其性能總是比常規(guī)使用CPU或者MCU的程序設計語言在性能上要高好幾個數量級。設計工作從行為、功能級開始，并向著設計的高層次發(fā)展。FPGA/CPLD (Complex Programmable Logic Device)所具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設計的靈活性和通用性，縮短了產品的上市時間并可降低電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，FPGA/CPLD能完成任何數字器件的功能，從簡單的74電路到高性能的CPU。s not a good signal source, will eventually lead to system can39。在此基礎上進行了硬件電路的設計，主要采用DDS（直接數字頻率合成）方案，采用了Altera公司的低成本cyclone II系列FPGA的EP2C5QC8作為核心芯片，構建了外圍的0832DA轉換電路，以及1MHZ低通濾波電路?；贔PGA的信號發(fā)生器設計武漢工業(yè)學院畢業(yè)設計（論文）設計（論文）題目：基于FPGA的信號發(fā)生器設計姓 名 學 號 院 系 電氣與電子工程學院 專 業(yè) 電子信息科學與技術 指導教師 31目錄摘要 iiiAbstract iv前言 11緒論 3 FPGA簡介 3 modelsim簡介 5 DDS基本原理介紹 62設計方案 8 總體設計方案 8 8 8 9 9 93 硬件電路設計 11 11 DA電路 11 12 134軟件設計 14 14 14 15 三角波 15 16 17 17 18 195 調 試 20 20 調試方法 20 硬件調試 20 軟件調試 20 綜合調試 20 調試結果 21 軟件仿真結果及分析 21 綜合調試結果 24總結 25致謝辭 26參考文獻 27附件1 ROM生成源程序 28附件2 40位流水線加法器程序 30摘要信號發(fā)生器是數字設備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導致系統(tǒng)不能夠正常工作，更不必談什么實現其它功能了。再次介紹系統(tǒng)軟件的設計過程，給出了FPGA自底向上的設計思路，以及各個底層模塊的設計原理與思路分析，最后介紹了相關軟件的應用知識。t normal work, more don39。它的影響毫不亞于20世紀70年代單片機的發(fā)明和使用。這樣就出現了第三代EDA系統(tǒng)，其特點是高層次設計的自動化。這就是說，在傳統(tǒng)上使用軟件語言的地方，VerilogHDL語言作為一種新的實現方式會應用得越來越廣泛。信號發(fā)生器是數字設備運行工作中必不可少的一部分，沒有良好的信號源，最終就會導致系統(tǒng)不能夠正常工作，更不必談什么實現其它功能了?；谝陨峡紤]，在中小型數字電路的設計和測試中，迫切需要設計一種小型易用成本低廉的信號發(fā)生器。(1) 背景目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現代 IC 設計驗證的技術主流。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。允許他們的設計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的結構，FPGA利用小型查找表（161RAM）來實現組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅動其他邏輯電路或驅動I/O，由此構成了既可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術可以支持高達2Gbps的數據速率。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。在Xilinx公司的FPGA器件中，CLB由多個（一般為4個或2個）相同的Slice和附加邏輯構成。 l FPGA內部有豐富的觸發(fā)器和I/O引腳。 FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 modelsim簡介Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。SE版和OEM版在功能和性能方面有較大差別，比如對于大家都關心的仿真速度問題，以Xilinx公司提供的OEM版本ModelSim XE為例，對于代碼少于40000行的設計，ModelSim SE 比ModelSim XE要快10倍；對于代碼超過40000行的設計，ModelSim SE要比ModelSim XE快近40倍。DDS的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時鐘的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列通過數模轉換得到模擬形式量化的正弦波輸出。相位累加器由加法器與累加寄存器級聯(lián)構成。由此可以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。ROM表完成將累加器相位信息轉換為幅值信息的功能。用相位累加器輸出的數據作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內的波形抽樣值（二進制編碼）經查找表查出，完成相位到幅值轉換。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為??=K*2π2n，相應角頻率為w=???t=??Tc=2π*K*fc/2n，所以DDS的輸出頻率為fDDS=w2π=K*fc2n，DDS輸出的頻率步進間隔?fDDS=fc2n。2設計方案 總體設計方案（1） 設計步驟此設計將按模塊式實現，設計總共分為四大部分完成：（三種波形：方波、三角波和矩形波）信號；；；。幅度可調功能由于比較簡單，可以在FPGA外部利用硬件電路實現。但鑒于DDS的占用ROM空間較大，我們設計時就必須考慮到所用期間的ROM空間是否夠用，結合我選用的Cyclone II 系列的 EP2C5Q208C8N器件所提供的26個 M4KRAM存儲模塊。其優(yōu)點是工作頻率可望做得很高，也可以達到很高的頻率分辨率；缺點是使用的濾波器要求通帶可變，實現很難，高低頻率比不可能做得很高。由上述三個方案對比，采用第一種方案：使用直接數字信號合成技術（DDS），將三種波形的數據存儲在FPGA配置的ROM中，通過FPGA軟件掃描方式將波形數據讀出傳輸給DAC0832產生波形輸出。第一中鋒方法調節(jié)精確但是除法器肯定會占用大量的FPGA內部資源，造成不必要的開銷。此信號發(fā)生器的特點及功能集成度高，因采取整體模塊式設計，在此也考慮到實際應用中，萬一FPGA的邏輯門數量不夠，特準備了一套備用方案。但是實際制作硬件電路時，就應考慮到干擾所帶來的負面影響。這個DA芯片以其價格低廉、接口簡單、轉換控制容易等優(yōu)點，在單片機應用系統(tǒng)中得到廣泛的應用。由ILE、CS、WR1的邏輯組合產生LE1，當LE1為高電平時，數據鎖存器狀態(tài)隨輸入數據線變換，LE1的負跳變時將輸入數據鎖存； XFER：數據傳輸控制信號輸入線，低電平有效，負脈沖（脈寬應大于500ns）有效； WR2：DAC寄存器選通輸入線，負脈沖（脈寬應大于500ns）有效。有源濾波器同無源濾波器比較，治理效果好，主要可以同時濾除多次及高次諧波，不會引起諧振，但是價位相對高！