基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)-wenkub
2023-07-03 15:39:42 本頁(yè)面
【正文】 NAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。ENTITY sanjiaobo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。程序LIBRARY ieee。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0)。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 widthad_a : NATURAL。 numwords_a : NATURAL。 init_file : STRING。END fangbo。USE 。編譯后仿真得到如下波形。2)累加器相位累加器的組成= N位加法器+N位寄存器相位累加器的作用：在時(shí)鐘的作用下，進(jìn)行相位累加注意：當(dāng)相位累加器累加滿(mǎn)量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。經(jīng)過(guò)檢查發(fā)現(xiàn)是輸出插針沒(méi)有與輸出端口焊好。該芯片包含8位輸入寄存器、8位DAC寄存器、8位D/A轉(zhuǎn)換器。 FPGA硬件系統(tǒng)組成FPG最小系統(tǒng)實(shí)現(xiàn)軟件的寫(xiě)入，外圍電路實(shí)現(xiàn)開(kāi)關(guān)電路和D/A轉(zhuǎn)換。 FPGA最小系統(tǒng)簡(jiǎn)介通過(guò)APS接口下載程序到FPGA。DAC0832中有兩級(jí)鎖存器，第一級(jí)即輸入寄存器，第二級(jí)即DAC寄存器，可以工作在雙緩沖方式下。經(jīng)過(guò)重新焊接后就可以輸出波形了。DDS的輸出頻率為：f0=fCK/2NDDS輸出的最低頻率：K=1時(shí)，fC/2NDDS輸出的最高頻率：Nyquist采樣定理決定，即fC/2， K的最大值為2N1結(jié)論：只要N足夠大，DDS可以得到很細(xì)的頻率間隔。程序LIBRARY ieee。ENTITY fangbo IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。ARCHITECTURE SYN OF fangbo IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 intended_device_family : STRING。 operation_mode : STRING。 width_a : NATURAL。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。END SYN。USE 。 clock : IN STD_LOGIC 。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。 正弦波產(chǎn)生程序設(shè)計(jì)及仿真通過(guò)C++做一個(gè)正弦波的ROM，輸入是1024個(gè)（）,輸出為10位（），編譯運(yùn)行后。LIBRARY altera_mf。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 clock_enable_output_a : STRING。 lpm_type : STRING。 outdata_reg_a : STRING。 PORT ( clock0 : IN STD_LOGIC 。BEGIN q = sub_wire0(9 DOWNTO 0)。編譯后仿真得到如下波形。USE 。END juchibo。 init_file : STRING。 numwords_a : NATURAL。 widthad_a : NATURAL。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。程序LIBRARY ieee。ENTITY am IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。ARCHITECTURE SYN OF am IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。 intended_device_family : STRING。 operation_mode : STRING。 width_a : NATURAL。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。END SYN。USE 。 clock : IN STD_LOGIC 。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。 選擇波形程序設(shè)計(jì)LIBRARY IEEE。復(fù)位信號(hào)reset， 時(shí)鐘信號(hào)clkcho:in std_logic_vector(2 DOWNTO 0)。end b。ENTITY ADDER32B IS PORT (A,B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。END behav。ENTITY ADDER10B IS PORT (A,B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。END behav。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。EVENT AND Load = 39。 END PROCE
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