【正文】 mable Logic Device)所具有的靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設(shè)計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，從簡單的74電路到高性能的CPU。設(shè)計工作從行為、功能級開始，并向著設(shè)計的高層次發(fā)展。VHDL是一種新興的程序設(shè)計語言，使用VHDL進(jìn)行設(shè)計其性能總是比常規(guī)使用CPU或者M(jìn)CU的程序設(shè)計語言在性能上要高好幾個數(shù)量級。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發(fā)展歷史。直接數(shù)字頻率合成。缺點是直接合成由于使用了大量硬設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。直接頻率合成技術(shù)的固有缺點在間接頻率合成技術(shù)中得到了很到的改善。但是由于其復(fù)雜的技術(shù)原理直到1947年鎖相環(huán)路才第一次用于電視接收機水平和垂直的同步掃描。主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。 這種技術(shù)是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。這種合成技術(shù)具有相對帶寬很寬，頻率切換時間短(ns級)，分辨率高(uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標(biāo)遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。:指的是輸出頻率的最小間隔。 直接數(shù)字頻率合成器原理和性能特點 DDS是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器四個部分構(gòu)成，如圖21所示。這里N為相位累加器的字長，K稱為頻率控制字。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。 DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。當(dāng)DDS相位累加器采用32位字長，時鐘頻率為30MHz時，它的輸出頻率間隔可達(dá)到。(3) 頻率切換時相位連續(xù)。(7) 全數(shù)字化實現(xiàn)，偏于集成，體積小，重量輕。 當(dāng)然隨著技術(shù)的發(fā)展，這些問題正在逐步得到解決。當(dāng)然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。G語言還擁有豐富的擴展函數(shù)，為用戶提供了極大的方便。3 基于FPGA的DDS模塊的實現(xiàn) FPGA簡介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專用集成電路的發(fā)展過程。兩者的功能基本相同，只是實現(xiàn)原理略有不同，但有時可以忽略這兩者的區(qū)別。1985年Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA，這是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計靈活和可再配置設(shè)計能力等許多優(yōu)點。目前大多數(shù)FPGA的I/O單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等；（2）基本可編程邏輯單元。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。（4）豐富的布線資源。由廠商及芯片型號決定。1987年底，VHDL被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。(4)VHDL語言的設(shè)計描述與器件無關(guān)。(5) VHDL 語言程序易于共享和復(fù)用。由于VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言,因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享,從而減小硬件電路設(shè)計的工作量,縮短開發(fā)周期。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。目前Altera已經(jīng)停止了對MaxplusII的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。QuartusⅡ具有如下的多種設(shè)計輸入方法:原理圖輸入與符號編輯、硬件描述語言、波形設(shè)計輸入、平面圖編輯以及層次設(shè)計輸入。項目處理包括以下基本步驟:(1)消息處理器自動定位錯誤；(2)邏輯綜合與試配；(3)定時驅(qū)動編譯；(4)設(shè)計規(guī)則檢查；(5)多器件劃分。DDS這種結(jié)構(gòu)主要由相位累加器、相位調(diào)制器、波形 ROM 查找表、D/A構(gòu)成。它的工作原理是:將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器,然后在參考時鐘的作用下 ,對輸入的頻率數(shù)據(jù)進(jìn)行累加,并且將累加器的輸出一部分作為讀取波形存儲器的地址,將讀出的波形數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為相應(yīng)的模擬電壓信號?？刂撇糠种饕捎卯a(chǎn)生高低電平的撥碼開關(guān)控制。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。 在FPGA（針對Altera公司的器件）中，ROM一般由EAB實現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點。4 模塊生成及仿真 DDS頂層設(shè)計 該電路由32位加法器，32位寄存器，10位加法器，10位寄存器和波形ROM組成。用相位累加器的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在ROM內(nèi)的波形取樣值經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換。具體框圖如圖44所示。圖45 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號仿真：因為幅度和頻率調(diào)節(jié)不好仿真，下圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準(zhǔn)頻率輸入RST為復(fù)位鍵，低電平復(fù)位，其他的輸入為調(diào)節(jié)鍵，CNT為數(shù)字方波數(shù)據(jù)。仿真如圖48所示。仿真如圖410所示。配置芯片在每次系統(tǒng)上電以后自動將配置文件加載到FPGA中形成電路。第5腳：RW為讀寫信號線,高電平時進(jìn)行讀操作,低電平時進(jìn)行寫操作。 第15～16腳：空腳162液晶模塊內(nèi)部的字符發(fā)生存儲器（CGROM)已經(jīng)存儲了160個不同的點陣字符圖形,如表1所示,這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號、和日文假名等,每一個字符都有一個固定的代碼,比如大寫的英文字母“A”的代碼是01000001B（41H）,顯示時模塊把地址41H中的點陣字符圖形顯示出來,我們就能看到字母“A”。 D：控制整體顯示的開與關(guān),高電平表示開顯示,低電平表示關(guān)顯示 C：控制光標(biāo)的開與關(guān),高電平表示有光標(biāo),低電平表示無光標(biāo) B：控制光標(biāo)是否閃爍,高電平閃爍,低電平不閃爍；指令5：光標(biāo)或顯示移位 S/C：高電平時移動顯示的文字,低電平時移動光標(biāo)；指令6：功能設(shè)置命令 DL：高電平時為4位總線,低電平時為8位總線 N：低電平時為單行顯示,高電平時雙行顯示 F: 低電平時顯示5x7的點陣字符,高電平時顯示5x10的點陣字符；指令7：字符發(fā)生器RAM地址設(shè)置；指令8：DDRAM地址設(shè)置；指令9：讀忙信號和光標(biāo)地址 BF：為忙標(biāo)志位,高電平表示忙,此時模塊不能接收命令或者數(shù)據(jù),如果為低電平表示不忙；指令10：寫數(shù)據(jù)；指令11：讀數(shù)據(jù)。本課題使用的DAC器件是AD公司的9713B 100MSPS高速芯片，它有以下幾個優(yōu)點:速度快(100M的轉(zhuǎn)換速率)、精度高(12位分辨率〕、轉(zhuǎn)換噪聲低(SFDR 1MHz：70dbc)、功耗低；ECL/TTL電平兼容。電路如圖所示，這是一個電流反饋的高速放大電路。 圖52 AD9713芯片連接示意圖 濾波電路濾波電路采用二階巴特沃茲低通濾波，截止頻率f=1/2π = ,200k內(nèi)波形幅度平緩，可以滿足電路的需要。 圖54 調(diào)節(jié)電路 系統(tǒng)時鐘電路根據(jù)耐全斯特采樣定理要得到輸出頻率為20MHz的信號，其所輸入的信號時鐘頻率必須達(dá)50M Hz以上。圖55 系統(tǒng)時鐘電路結(jié)論本設(shè)計是基于FPGA的DDS信號發(fā)生器。本設(shè)計通過EDA、數(shù)電以及模電幾方面知識的結(jié)合，采用頻率合成技術(shù)實現(xiàn)了DDS信號發(fā)生器應(yīng)具備的各個