【正文】 方案一：通過(guò)預(yù)置 FPGA 的分頻系數(shù)調(diào)節(jié)頻率。 方案二：模擬方式調(diào)幅。 這里采用 1024 個(gè)采樣點(diǎn)，是為了調(diào)頻時(shí)能得到較好的波形。本《設(shè)計(jì)實(shí)例》講述了一種產(chǎn)生 19 kHz基本導(dǎo)頻音的低成本方法。 低失真的 19 kHz 導(dǎo)頻音發(fā)生器由一個(gè)連接在 VCC 電源和 VCC 電源之間的電阻分壓器（ R1 ~ R11）組成（圖 2）。實(shí)際上，模擬多路復(fù)用器 IC1 用作一個(gè)零階保持電路，產(chǎn)生一個(gè)頻率為 fSIN的 N 倍 Nyquist 過(guò)采樣正弦波以及以 fALIAS 為中心的幾個(gè)混疊頻率。 這一基本電路可加以擴(kuò)充，方法是再增加一個(gè)電阻網(wǎng)絡(luò)、一個(gè)多路復(fù)用器和一個(gè)可逆計(jì)數(shù)器。增加的電路產(chǎn)生基帶 L+R 通道，以及與 19 kHz 導(dǎo)頻音同步的LR調(diào)制信號(hào)，因?yàn)樗械臅r(shí)鐘脈沖均來(lái)自一個(gè)公用計(jì)數(shù)器。電位器 P1可以實(shí)現(xiàn) 90177。 DDS是一種純數(shù)字化方法。 N位加法器與 N位相位寄存器級(jí)聯(lián)構(gòu)成相位累加器，每來(lái)一個(gè)時(shí)鐘脈沖，加法器就將頻率控制字Ｋ與相位寄存器中的數(shù)據(jù)相加。相位累加器在系統(tǒng)時(shí)鐘 clk 作用下以步長(zhǎng) K累加輸出又與相位控制字 P相加，其輸出再于波形控制字相加輸出送往 8 位的 ROM 的波形地址對(duì) ROM 尋址后經(jīng) D/A 轉(zhuǎn)換后經(jīng)低通濾波輸出相應(yīng)波形。 當(dāng)外接電容 C 可由兩個(gè)恒流源充電和放電，電壓比較器 Ⅰ 、 Ⅱ 的閥值分別為總電源電壓（指 +Vcc、 VEE）的 2/3和 1/3。 C 上的電壓 UC，上升與下降時(shí)間相等（呈三角形），經(jīng)電壓跟隨器從引腳 3 輸出三角波信號(hào)。否則，采樣點(diǎn)數(shù)太少 會(huì)使產(chǎn)生的波形嚴(yán)重失真。但是，現(xiàn)有的晶振為 32MHz，通過(guò)實(shí)驗(yàn)測(cè)試 、 比較，可用下式計(jì)算頻率： )(104965306320200000 HzSSf ???? 式 （ 22） 也能得到 10Hz精確的等步進(jìn)調(diào)節(jié)，但犧牲了波形的質(zhì)量，因?yàn)?65306 不是一個(gè) 2N 的數(shù)，這樣波形會(huì)漏掉少量采樣點(diǎn)。 另外，由于 DAC0832 的電流建立時(shí)間是 1μ s，因此輸出波形的最高頻率 由 下式?jīng)Q定： ? ?)(3 1 2 5 0)(321 0 0 0 0 0 0Hz1 0 0 0 0 0 0101m a x 6HzHzf???? ? 最小采樣點(diǎn)數(shù)＝最小采樣點(diǎn)數(shù) 因此，要 得到更高頻率的波形需使用更高速的 D/A 轉(zhuǎn)換器。通過(guò)在 ADC0832 的 8 腳（基準(zhǔn)電壓輸入腳）接一個(gè)立式電位器便可實(shí)現(xiàn)，調(diào)節(jié)精度高。 本系統(tǒng)的 A/D 采樣速率比較高，采樣周期達(dá)到 ，而選用的華邦公司單片機(jī) 77E58，在晶振 40MHz 的讀寫周期是 100ns，而且總線的傳輸速率又比較低，因此兩者在速度上無(wú)法匹配。Quartus II 中產(chǎn)生的圖形符號(hào)和其時(shí)序波形圖形如圖 6所示。測(cè)量頻率其實(shí)就是單位時(shí)間內(nèi)的計(jì)數(shù)。在圖 7 中， pare 為比較模塊，然后經(jīng)過(guò)觸發(fā)器同步后，通過(guò)脈寬過(guò)濾模塊 (FreLatch1)后到計(jì)數(shù)測(cè)頻模塊 (MeasureFrequency),測(cè)量得到的數(shù)據(jù)通過(guò)八位寄存器 counter_out counter_out2 和 counter_out3 輸出。具體設(shè)計(jì)中，我們要求產(chǎn)生周期為 200ms，脈寬為 5ms 的單 /調(diào)頻混合信號(hào)，其中單頻信號(hào)的脈寬為 4ms，頻率為 30KHz；調(diào)頻信號(hào)的脈寬為 1ms，頻率為 30KHz_35KHz。采用上述方法，波形數(shù)據(jù)生成簡(jiǎn)單，快捷；可根據(jù)需要在軟件程序中方便地修改信號(hào)參數(shù)；無(wú)需改動(dòng)硬件電路即可實(shí)現(xiàn)信號(hào)參數(shù)的功能擴(kuò)展。 地址發(fā)生器電路由 3片 74HC163 組成，時(shí)鐘頻率為 500KHz，有分頻電路提供；和預(yù)存的波形數(shù)據(jù)抽樣頻率相一致，以實(shí)現(xiàn)數(shù)據(jù)的無(wú)失真讀出。 電路中， AD7545 將波形數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)； LF353 進(jìn)行信號(hào)濾波和整形。 z=round(y) z = Columns 1 through 10 128 128 129 130 131 131 132 133 134 135 Columns 11 through 20 135 136 137 138 138 139 140 141 142 142 …… Columns 1021 through 1024 125 126 127 127 波形 存儲(chǔ) 器 的設(shè)計(jì) 使用開(kāi)發(fā)軟件為 Xilinx ISE ，編程語(yǔ)言為 VHDL，仿真工具為 ModelSim Xilinx Edition XE。 use 。 end top。 end ponent。 aslant,triangle,rectangular:out std_logic_vector( 8 downto 0))。 end ponent。 end ponent。 begin key_u : key port map (sysclk=sysclk,reset=reset,add=add,sub=sub,key1=key1,clock3200=clock3200_p, led1=led1,led10=led10,led100=led100,led1000=led1000,N=N_p)。 end Behavioral。 use 。 基于 FPGA的數(shù)字波形發(fā)生器 14 architecture Behavioral of sinx is SIGNAL D : INTEGER RANGE 255 DOWNTO 0 。 when 0004 = D=130。 when 0008 = D=133。 when 1012 = D=118。 when 1016 = D=121。 when 1020 = D=124。 when 0000 = D=127。 DD = conv_std_logic_vector(D,9) 。 when 0996 = D=106。 三角波、矩形波、鋸齒波發(fā)生器 及相位累加器 三角波、矩形波、鋸齒波發(fā)生器及相位累加器集成于同一個(gè)模塊中，程序流程圖如圖 所示。 use 。 aslant,triangle,rectangular:out std_logic_vector( 8 downto 0))。 signal ad: std_logic_vector(9 downto 0)。 variable clk0: std_logic。 clk0:=39。139。 elsif count2=49 then 基于 FPGA的數(shù)字波形發(fā)生器 16 count2:=0。 end if。 process(clk49,reset) variable t : integer range 65535 downto 0。 elsif rising_edge (clk49) then t:=t+N。 if t65306 then t:=0。 end process。 then t:=0。 end if。 when others =current=st1。 end process。 addr=conv_integer(ad)。 use 。 N:out integer range 1023 downto 0)。 type state_1 is (s1,s2,s3)。 begin process(sysclk,reset) variable count2: integer。 then count2:=0。event and sysclk=39。139。 end if。 end process。 then 基于 FPGA的數(shù)字波形發(fā)生器 20 t:=0。step10=39。step1000=39。 then current=st2。 then t:=t+1。139。139。step10=39。step1000=39。139。039。 when 4=step1=39。step100=39。t:=0。 end if。 end process。039。 count3:=100。139。 elsif sub=39。 when s2 =if add=39。 then count3:=count3+1。 then count3:=count3+10。 then count3:=count3+100。 then count3:=count3+1000。 when s3 =if sub=39。 then count3:=count31。 then count3:=count310。 then count3:=count3100。 then count3:=count31000。 when others =null。 end process 。led1000=step1000。 use 。 function_data: out std_logic_vector(8 downto 0))。 begin process(key_route,clk3200) variable t :integer range 5 downto 0 。 current=st1。 then current=st2。 when 4=function_data=rec_data。 when st2 =if key_route=39。current=st1。current=st1。current=st1。 when others=null。 end Behavioral。輸出波形的頻率可調(diào)范圍寬，可等步進(jìn)調(diào)節(jié)且步進(jìn)小。他嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的 工作作風(fēng)，深深地感染和激勵(lì)著我。 在論文即將完成之際，我的心情無(wú)法平靜，從開(kāi)始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、同學(xué)、朋友給了我無(wú)言的幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意 !最后我還要感謝培養(yǎng)我長(zhǎng)大含辛茹苦的父母，謝謝你們 ! 參考文獻(xiàn) 31 參考文獻(xiàn) [1] 黃正謹(jǐn)，徐堅(jiān)，章小麗等 .CPLD 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用【 M】 . 北京：電子工業(yè)出版社 .2020