【文章內容簡介】 效時停止對 FIFO 的寫操作 ；空標志信號，當有效時停止對 FIFO 的讀操作。 頻率測量模塊在本系統(tǒng)中起著非常重要的作用，它不僅決定著采樣頻率，還決定液晶顯示屏幕的基本時間基準。測量頻率其實就是單位時間內的計數(shù)。在本設計中，測頻模塊的具體設計思路為：首先將 A/D 轉換器轉換后的數(shù)據(jù)通過一個比較器得到測頻脈沖，由于本設計中的 A/D 將 0V 電壓轉換為 0x80，為避免在 0V 附近的小信號振蕩造成測頻誤差，將比較器的固定比較值設定為 0x88。然后將測頻脈沖通過一個 D觸發(fā)器同步后便開始計數(shù)，在計數(shù)過程中為避免尖脈沖或毛刺信號造成對計數(shù)的影響，根據(jù)上次測頻 的結果選擇合適的過濾脈寬，即比給定脈沖寬度小的信號脈沖將不會被計數(shù)，提高了整個測量的精度。整個測頻模塊的符號圖如圖 7 所示。在圖 7 中， pare 為比較模塊，然后經(jīng)過觸發(fā)器同步后，通過脈寬過濾模塊 (FreLatch1)后到計數(shù)測頻模塊 (MeasureFrequency),測量得到的數(shù)據(jù)通過八位寄存器 counter_out counter_out2 和 counter_out3 輸出。 OneSecondPulse 模塊為產(chǎn)生 1s脈沖的模塊，為計數(shù)提供基準參考脈沖。 MATLAB 作為一款優(yōu)秀的數(shù)學工具軟件，具有強大的運 算功能；可以方便的產(chǎn)生各種信號波形，在軟件 第二章 單元電路設計 9 中實現(xiàn)波形信號的產(chǎn)生、抽樣和模數(shù)轉換。設計的任意波形發(fā)生器，數(shù)據(jù)存儲器選用 28C256 芯片，信號波形通過 MATLAB 仿真產(chǎn)生；得到的波形數(shù)據(jù)存放在數(shù)據(jù)存儲器 28C256 中。具體設計中，我們要求產(chǎn)生周期為 200ms，脈寬為 5ms 的單 /調頻混合信號，其中單頻信號的脈寬為 4ms，頻率為 30KHz；調頻信號的脈寬為 1ms，頻率為 30KHz_35KHz。在 MATLAB 中設定抽樣率為 500KHz,得到了 2500 個波形數(shù)據(jù)。這些混合波形數(shù)據(jù)在燒錄入數(shù)據(jù)存儲器的過程中，由于波形數(shù)據(jù) 較多，直接用手工錄入數(shù)據(jù)存儲器中不僅費時且容易出錯。為克服這一弊端，通過 MATLAB編程的方法將產(chǎn)生的波形數(shù)據(jù)按照 HEX 文件的 INTEL 格式存放 ,然后將這些波形數(shù)據(jù)整批次燒錄入數(shù)據(jù)存儲器中。采用上述方法，波形數(shù)據(jù)生成簡單，快捷；可根據(jù)需要在軟件程序中方便地修改信號參數(shù)；無需改動硬件電路即可實現(xiàn)信號參數(shù)的功能擴展。 CPLD 邏輯設計 分頻電路采用兩片 74HC163 實現(xiàn)。通過分頻電路，將 12MHz 的晶振標準頻率分頻后，得到 500KHz 的抽樣頻率，作為地址發(fā)生器的時鐘。分頻電路的工作由單片機控制。 地址發(fā)生器電路由 3片 74HC163 組成，時鐘頻率為 500KHz，有分頻電路提供；和預存的波形數(shù)據(jù)抽樣頻率相一致，以實現(xiàn)數(shù)據(jù)的無失真讀出。 電路設計中，采用 ALTRA 公司的 EPM7128AETC100－ 10芯片，在 MAX+PLUSⅡ 開發(fā)環(huán)境中完成分頻緶泛偷刂販 ⑸ 韉緶返納杓啤； 贑 PLD 的電路設計，可以省去大部分的中小規(guī)模集成電路和分離元件；使得電路具有集成度高、工作速度快、編程方便、價格低廉的顯著優(yōu)點。通過 CPLD 和數(shù)據(jù)預生成的信號實現(xiàn)方法，無需改變硬件電路，即可實現(xiàn)信號參數(shù)的任意調整；同時外圍電路 十分簡單，為工程調試和應用帶來了方便。 D/A 轉換電路 D/A 轉換電路的實現(xiàn)如圖 3所示。 電路中， AD7545 將波形數(shù)據(jù)轉換為模擬信號； LF353 進行信號濾波和整形。 基于 FPGA的數(shù)字波形發(fā)生器 10 FPGA 接口及數(shù)模轉換電路設計 電路如圖 所示 圖 FPGA接口與模數(shù)轉換電路 第三章 軟件設計 11 第三章 軟件設計 正弦波合成 器設計 正弦波波形數(shù)據(jù)產(chǎn)生 利用 計算波形數(shù)據(jù) ， 程序及結果如下： step=2*pi/1023。 x=0:step:2*pi。 y=*sin(x)+。 z=round(y) z = Columns 1 through 10 128 128 129 130 131 131 132 133 134 135 Columns 11 through 20 135 136 137 138 138 139 140 141 142 142 …… Columns 1021 through 1024 125 126 127 127 波形 存儲 器 的設計 使用開發(fā)軟件為 Xilinx ISE ，編程語言為 VHDL，仿真工具為 ModelSim Xilinx Edition XE。 頂層程序 文件名： 基于 FPGA的數(shù)字波形發(fā)生器 12 library IEEE。 use 。 use 。 use 。 entity top is Port (sysclk,reset,key1,add,sub,key_route:in std_logic。 led1,led10,led100,led1000: out std_logic。 data : out std_logic_vector( 8 downto 0))。 end top。 architecture Behavioral of top is ponent key Port (sysclk,key1,reset,add,sub: in std_logic。 led1,led10,led100,led1000,clock3200: out std_logic。 N:out integer range 1023 downto 0)。 end ponent。 ponent pir_add Port ( sysclk,reset : in std_logic。 N :in integer range 1023 downto 0。 addr: out integer range 1023 downto 0。 aslant,triangle,rectangular:out std_logic_vector( 8 downto 0))。 end ponent。 ponent sinx PORT ( Qt : in INTEGER RANGE 1023 DOWNTO 0 。 DD : out std_logic_vector(8 downto 0) )。 end ponent。 ponent choice_function Port (clk3200,reset,key_route:in std_logic。 sin_data,tri_data,asl_data,rec_data:in std_logic_vector(8 downto 0)。 第三章 軟件設計 13 function_data: out std_logic_vector(8 downto 0))。 end ponent。 signal N_p,addr_p :integer range 1023 downto 0。 signal clock3200_p :std_logic。 signal sin_data_p,tri_data_p,asl_data_p,rec_data_p :std_logic_vector(8 downto 0)。 begin key_u : key port map (sysclk=sysclk,reset=reset,add=add,sub=sub,key1=key1,clock3200=clock3200_p, led1=led1,led10=led10,led100=led100,led1000=led1000,N=N_p)。 pir_add_u : pir_add port map (sysclk=sysclk,reset=reset,N=N_p,addr=addr_p,aslant=asl_data_p,triangle=tri_data_p, rectangular=rec_data_p)。 sinx_u :sinx port map (Qt=addr_p,DD=sin_data_p)。 choice_function_u : choice_function port map clk3200=sysclk,reset=reset,key_route=key_route, sin_data=sin_data_p,tri_data=tri_data_p,asl_data=asl_data_p,rec_data=rec_data_p,function_data=data)。 end Behavioral。 正弦波波形存儲 文件名： 說明：限于篇幅，只給出部分程序代碼 library IEEE。 use 。 use 。 use 。 entity sinx is PORT ( Qt : in INTEGER RANGE 1023 DOWNTO 0 。 DD : out std_logic_vector(8 downto 0) )。end sinx。 基于 FPGA的數(shù)字波形發(fā)生器 14 architecture Behavioral of sinx is SIGNAL D : INTEGER RANGE 255 DOWNTO 0 。 BEGIN PROCESS(Qt) BEGIN CASE Qt IS when 0001 = D=128。 when 0002 = D=128。 when 0003 = D=129。 when 0004 = D=130。 when 0005 = D=131。 when 0006 = D=131。 when 0007 = D=132。 when 0008 = D=133。 when 0009 = D=134。 when 0010 = D=135。 （部分省略） whe