【文章內容簡介】 碼器的輸出進行片選，譯碼器的兩個地址引腳由單片機控制。使用三塊雙口 RAM 的好處是可以順利地接受單片機發(fā)送過來的數(shù)據(jù)，不必再增加額外的接口電路。 DDS 電路輸出相位地址尋址波形數(shù)據(jù)存儲器，波形數(shù)據(jù)存儲器的輸出和基準波模塊的輸出通過數(shù)字比較器 產生 PWM 波形。 DDS 基本原理 直接數(shù)字合成 (DDS， Direct Digital Synthesis)技術是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。它是以一個固定頻率精度的時鐘作為參考時鐘源，通過數(shù)字信號處理技術產生一個頻率和相位可調的輸出信號。從本質上來說，它是由設置的可編程的二進制控制字對參考時鐘做除法運算?？刂谱忠话闶?24～ 48 位字長。所以可以認為 DDS 就是數(shù)字信號處理理論的延伸，是數(shù)字信號中信號綜合的硬件實現(xiàn)問題。下面，通過從相位出發(fā)的正弦函數(shù)產生描述 DDS 的概念。 圖 25表示了半徑 R 為 1單 位圓，半徑 R 繞圓心旋轉與 x 軸的正方向形成相位角 。 圖 25 單位圓表示正弦函數(shù) 它的基本結構 主要由相位累加器、波形 ROM、 D／ A 轉換器和低通濾波器四個部分構成， 如下圖 26 所示。 9 圖 26 DDS的基本結構 DDS 的工作原理是基于相位和幅度的對應關系，通過改變頻率控制字來改變相位累加器的累加速度，然后在固定時鐘的控制下取樣，取樣得到的相位值通過相位幅度轉換得到與相位值對應的幅度序列，幅度序列通過數(shù)模轉換得到模擬形式量化的正弦波輸出。 圖 27 中相位累加器結構如圖 所示。 圖 27 相位累加器結構圖 相位累加器由 N 位加法器和 N 位累加器級聯(lián)構成。每一個時鐘脈沖 fc，加法器 將控制字 k 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結果送到累加寄存器 的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣， 相位加法器在時鐘作用下，不斷對頻率控制字進行線性相位累加，每個時鐘周期增加 k。由此可以看出，相位累加器在每一個時鐘輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的輸出頻率就是 DDS 的輸出信號 的頻率。 這里的 N 是相位累加器的字長，這里的 K 叫做頻率控制字。 相位累加器根據(jù)輸入的頻率控制字的不同，以所輸出的相位序列為地址去尋址波形存儲器。每來一個時鐘脈沖．廠，加法器將頻率控制字 K 與寄存器輸出的數(shù)據(jù)相加，再把相加后的結果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個時鐘作用后所產生的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。 10 這樣，相位累加器在時鐘的作用下，進行相位累加，當相位累加器累加滿量時就會產生一次溢出，完成一個周期性的動作。 波形 ROM 示意圖如圖 28 所示。 圖 28 波形 ROM 結構圖 當 ROM 地址線上的地址 (相位 )改變時，數(shù)據(jù)線上輸出相應的量化值 (波形幅度量化序列 )。需要指出的是因為波形 ROM 的存儲容量有限，相位累加器的字長一般不等于波形 ROM 地址線的位數(shù)，因此在這個過程中會引入相位截斷誤差。 D／ A 轉換器將波形 ROM 輸出的幅度量化序列轉換成對應的電平輸出，將數(shù)字信號轉換成模擬階梯信號。低通濾波器對 D／ A 轉換器輸出的模擬階梯信號進行平滑處理，形成平滑的波形輸出 。 DDS 基礎上數(shù)字相移信號發(fā)生器 本設計基于 DDS 的基本原理，要實現(xiàn)兩路同頻的信號，重在設計 相位累加器，利用它來產生信號遞增的相位信息，整個 DDS 系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為 w=dΦ(t)／ at，所以相位變化越快，信號的頻率越高。 ROM 表完成將累加器相位信息轉換為幅值信息的功能。再由 D／ A 完成數(shù)字抽樣信號到連續(xù)時域信號的轉換， D／ A 輸出的臺階信號再經低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。相位累加器利用 N bit 二進制加法 器的模溢出特性來模擬理想正弦波的 2π相位周期。相位累加器輸出和 ROM 輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內的波形抽樣值 (二進制編碼 )經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到 D／ A 轉換器， D／ A 轉換器將數(shù)字量形式的 11 波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。其具體圖如下 29。 圖 29 DDS 實現(xiàn)的數(shù)字相移結構圖 DDS 系統(tǒng)在 FPGA 上實現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構建的 DDS 電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用 DDS 芯片極大的推動了 DDS技術的發(fā)展，但專用 DDS 芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來，CPLD 及 FPGA 的發(fā)展為實現(xiàn) DDS 提供了更好的技術手段。 FPGA 的應用不僅使得數(shù)字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達到幾百 兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。用 FPGA 設計 DDS 電路比采用專用 DDS 芯片更為靈活。因為，只要改變 FPGA 中的 ROM 數(shù)據(jù)， DDS 就可以產生任意波形，因而具有相當大的靈活性。相比之下 FPGA 的功能完全取決于設計需求，可以復雜也可以簡單，而且FPGA 芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將 DDS 設計嵌入到 FPGA 芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用 FPGA 來設計 DDS 系統(tǒng)具有很高的性價比。用 FPGA 可 12 以非常方便的實現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。在 DDS 系統(tǒng)中， FPGA 的主要完成： (1)保存頻率字； (2)保存相位字； (3)構成相位累加器，產生波形 RAM 的地址； (4)形成波形 RAM。 FPGA 的設計流程如下圖 210。 圖 210 FPGA 設計框圖 FPGA 的主要功能是： (1)產生與 C2440 的接口電路，使其能夠接受 ARM處理器控制信號； (2)保存頻率字，并構成相位累加器，產生與主時鐘相同頻率的 RAM 尋址字； (3)用內部的存儲 塊構成存放多種波形數(shù)據(jù)的 ROM，并通過相應的控制線進行選擇； (4)構造出兩個多波形選擇輸出的輸出通道，其中的一路通道可具備移相功能； (5)用內部的 PLL 倍頻外部低頻品振源，并輸出與主時鐘同頻的時鐘，驅動片外高速 D／ A。 13 3 系統(tǒng)模塊設計 FPGA 設計的模塊劃分 數(shù)字相移信號發(fā)生器的 FPGA 的電路設計主要是用 FPGA 設計 DDS 的核心部分即相位累加器、相位加法器、相位寄存器、控制字輸入寄存器、波形查找表、任意波形數(shù)據(jù)寄存器。數(shù)字相移信號發(fā)生器的 FPGA 的電路組成框圖如圖 31 所示。該系統(tǒng)可實現(xiàn)常規(guī)固 定波形輸出和任意波形輸出。其中相位累加器是一個帶有累加功能的 32 位加法器，它以設定的頻率控制字 k作為步長來進行加法運算，當其和滿時清零，并進行重新運算。相位寄存器是一個 10位寄存器，它接收單片機送來的頻率和相位控制字數(shù)據(jù)并進行寄存，當下一個時鐘到來時，輸入寄存的數(shù)據(jù)，對輸出波形的頻率和相位進行控制。波形查找表 ROM 及 RAM 是DDS 的關鍵部分，設計時首先需對時域波形進行采樣，將采樣的波形數(shù)據(jù)儲存到波形查找表 ROM 及 RAM 中，每一位地址對應一個波形點的數(shù)值，任意波形數(shù)據(jù)寄存器接收單片機送來的任意波形數(shù)據(jù)。整個系 統(tǒng)各模塊是在同步時鐘信號 CLK的控制下協(xié)調工作的。 25 圖 31 FPGA 設計的模塊劃分 14 地址發(fā)生器 的設計 地址發(fā)生器模塊包含相位累加器和相位控制器，其中相位累加器是一個帶有累加功能的 32 位加法器，由 ADDER32B 和 REG32B 組成。它接收單片機送來的頻率控制字數(shù)據(jù)并進行寄存，它以設定的 32 位頻率控制字 k 作為步長來進行加法運算，當其和滿時，記數(shù)器清零，并進行重新運算，由 DDS 原理可知，通過控制頻率控制字 K 就可以方便地控制輸出頻率。相位控制器是一個 10 位寄存器 ADDERIOB，它接收單片機送來 的相位控制字數(shù)據(jù)并由 REGIOB 進行寄存。當下一個時鐘到來時，輸出寄存的頻率和相位數(shù)據(jù)，對輸出波形的頻率和相位進行控制。該模塊輸出 32 位的地址數(shù)據(jù)，而由于設計的波形數(shù)據(jù)存儲器深度為 1024點，存儲容量有限，只能取高 10位作為波形 RAM 的地址。其圖如下 32。 圖 32 地址累加器的設計 相位累加器的設計 相位累加器的設計實際包括兩個模塊： 32位相位累加器和 32位相位寄存器。 1) 相位累加器 相位累加器實質上就是一個 32 位的加法器電路。定義兩個 32 位的信號作為被加數(shù)和加數(shù)，直接相加輸出 32 位的和。圖 33 所示為 32 位相位累加器實體符號圖。從圖上可以看出：該實體定義了三個信號，輸入信號 beijiashu3 15 jiashu32 和輸出信號 sum32 都是 32 位信號，前兩個信號相加的結果從第三個信號輸出，典型的組合型電路。 圖 33 32 位相位累加器實體符號圖 其 VHDL語言如下 LIBRARY IEEE。 32位加法器模塊 USE 。 USE 。 ENTITY ADDER32B IS PORT (A: IN STD_LOGIC_VECTOR (31 DOWNTO 0) 。 —— 被加數(shù) B: IN STD_LOGIC_VECTOR (31 DOWNTO 0) —— 加數(shù) Ci:in std_logic。 —— 低位進位 Co:out std_logic。 S: OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 —— END ADDER32B。 ARCHITECTURE behav OF ADDER32B IS Signal temp:std_logic_vector_(31 downto 0)。 BEGIN Temp=(‘ 0’ downto 0)。 S=temp(31 downto 0)。 Co=temp(32)。 END behav。 2)相位寄存器 32 位相位寄存器屬于最基本的時序邏輯電路 ，就是在系統(tǒng)時鐘信號的控制 16 下完成數(shù)據(jù)的保存和輸出。圖 34 所示為 32 位相位寄存器的實體符號圖。從圖上可以看出：該實體定義了三個信號，輸入信號 clk、 data in32 和輸出信號data out32 都是 32 位信號，在時鐘信號的控制下完成 32 位數(shù)據(jù)的保存和輸出。 圖 34 32 位相位寄存器的實體符號圖 LIBRARY IEEE。 32位寄存器模塊 USE 。 ENTITY REG32B IS PORT (Load: IN STD_LOGIC。 DIN: IN STD_LOGIC_VECTOR (31 DOWNTO 0)。 DOUT: OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 END REG32B。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS (LOAD, DIN) BEGIN IF (Load’ EVENT AND Load=39。139。) T HEN DOUT=DIN。 END IF。 END PROCESS。 END behav。 32 位相位寄存器的輸出截斷高 lO 位，即 data_out[31．． 22]作為移相累加器的一個輸入端。截斷操作可以在相位寄存器的輸出端直接進行，也可以在頂層模塊中進行。 17 波形 ROM的設計 這個模塊是一個相對簡單的模塊。首先要確定波形 RAM 的深度和字長。波形 ROM 的深度和字長與很多因素有關系。這里我們先從字長入手。由于我們選擇的 DAC 的位數(shù)為 lO。 10 位的 DAC 理論上可以達到 66DB 的信噪比，這對我們的設計要求已經足夠了。這樣 RAM 的字長很明顯因該和 DAC 的字長一樣也