【文章內容簡介】 由外部計算機或控制器控制配置過程，CPLD器件以及為FPGA器件提供配置信息的專用配置器件通常采用這種編程方法。根據數據線的多少又可以將FPGA器件配置分為并行和串行配置兩類。將前述方式進行不同組合可得到5種配置方式：主動串行（AS）、被動串行（PS）、被動并行同步（PPS）、被動并行異步（PPA）和邊界掃描（JTAG）方式。使用FPGA器件設計數字電路，不僅可以簡化設計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一族。使用FPGA器件設計數字系統(tǒng)電路的主要優(yōu)點如下：。 Verilog HDL語言簡介Verilog HDL是一種硬件描述語言，于1995年被接納為IEEE標準，標準編號為IEEE Std 13641995。Verilog HDL可用于從算法級、門級到開關級的多種抽象層次的數字系統(tǒng)建模。它使各種設計工具（包括驗證仿真、時序分析、測試分析以及綜合）能夠在多個抽象層次上以標準文本格式描述數字系統(tǒng)，簡單、直觀并富有效率。由于Verilog HDL既是機器可讀的語言也是人類可讀的語言，因此它支持硬件設計的開發(fā)、驗證、綜合和測試；硬件數據之間的通信；硬件的設計、維護和修改。現在，Verilog HDL已經成為數字系統(tǒng)設計的首選語言，并成為綜合、驗證和布局布線技術的基礎。Verilog HDL包含了豐富的內建原語，包括邏輯門、用戶定義的原語、開關以及線邏輯。它還具有器件管腳間的時延和時序檢查功能。從本質上講，Verilog所具有的混合抽象層次由兩種數據類型所提供，這兩種數據類型是線網（net）和變量（variable）。對于連續(xù)賦值，變量和線網的表達式能夠連續(xù)地將值驅動到線網，它提供了基本的結構級建模方法。對于過程賦值，變量和網絡值的計算結果可以存儲于變量當中，它提供了基本的行為級建模方法。一個用Verilog HDL描述的設計包含一組模塊，每一個模塊都包含一個I/O接口和一個功能描述。模塊的功能描述可以是結構級的、行為級的、也可以是結構級和行為級的混合。這些模塊組成一個層次化結構并使用線網進行互連。一個完整的VerilogHDL設計模塊包括端口定義、I/O聲明、信號類型聲明和功能描述四部分。Verilog語言可以通過使用編程語言（Programming Language Interface,PLI）和Verilog程序接口（Verilog Procedural Interface,VPI）進行擴展。PLI/VPI是一些例程的集合，它使得外部函數能夠訪問包含在Verilog HDL描述內部的信息，推動了與仿真之間的動態(tài)交互。PLI/VPI的應用包括將Verilog HDL仿真器與其它仿真和CAD系統(tǒng)、用戶定制的調試任務、時延計算以及標注器相連接。用Verilog HDL語言開發(fā)FPGA的完整流程為：：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。（edif）的EDA工業(yè)標準文件。：，即把設計好的邏輯安放到PLD/FPGA內。：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。：確認仿真無誤后，將文件下載到芯片。3系統(tǒng)軟件設計FPGA軟件電路設計主要是通過軟件編程實現FPGA內部的電路的形成。本章主要是利用VerilogHDL，把數字電路系統(tǒng)從上層到下層（從抽象到具體）逐層描述設計思想，用一系列分層次的模塊來表示極其復雜的數字系統(tǒng)。然后，利用Quartus II工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。 Quartus II簡介Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具，Quartus II提供了完全集成且與電路結構無關的開發(fā)包環(huán)境，具有數字邏輯設計的全部特性，包括：、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設計實體文件。（電路）平面布局連線編輯。，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 II邏輯分析工具進行嵌入式的邏輯分析。，并將它們鏈接起來生成編程文件。、VHDL網表文件和Verilog網表文件。 Quartus II設計流程：完成器件的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard插件管理器、約束編輯器和布局編輯器等工具。：包括分析和綜合器件、輔助工具和RTL查看器等工具。：將設計綜合后的網表文件映射到實體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具。；進行時序分析，可查看時序分析結果報告。：Quartus II提供了功能仿真和時序仿真兩種工具。：包括四種編程模式，即被動串行模式、JTAG模式、主動串行模式和插座內編程模式。 Quartus II系統(tǒng)工程設計Quartus II 軟件是可編程邏輯器件集成開發(fā)環(huán)境。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。任何一項設計都是一項工程，都必須首先為此工程建立一個放與此工程相關的所有文件的文件夾，此文件夾將被EDA軟件默認為工作庫（Work Libray）。、名稱和頂層實體。在圖31中設當文本框內設置路徑、名稱和頂層實體名，名稱和頂層實體名必須相同，且不能用中文名。設置好后單擊Next按鈕。圖31指定項目目錄、名稱和頂層實體，執(zhí)行默認操作，單擊Next按鈕。本設計采用CycloneⅡ系列的EP2C35F672C8芯片。，默認操作，單擊Next按鈕。確認無誤后，單擊Finish按鈕，結束新建工程向導，如圖32所示。圖32審查工程選擇File→New命令，顯示如圖34界面，選擇Verilog HDL File，單擊OK按鈕，進入源文件編輯區(qū)，輸入源程序并保存文件，將Verilog源程序添加進工程，即Add Current File To Project。Quartus II編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合和結構綜合。即將設計項目適配進FPGA/CPLD目標器中，同時產生多種用途的輸出文件，如功能和時序仿真文件、器件編程的目標文件等。編譯器首先從工程設計文件間的層次結構描述中提取信息，包括每個低層次文件中的錯誤信息，供設計者排除，然后將這些層次構建產生一個結構化的以網表文件表達的電路原理圖文件，并把各層次中所有的文件結合成一個數據包，以便更有效的處理。首先選擇Processing菜單中的Start Compilation選項，啟動全程編譯，或者直接單擊工具欄上的編譯按鈕。注意這里所謂的編譯（Compilation）包括Quartus II對設計輸入的多項處理操作，其中包括排錯、數據網表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標器件的工程時序分析等。源程序工程編譯無誤后，可生成模塊電路。選擇File→Create/Update→Create Symbol Files For Current File，例如圖33所示的是一個由Verilog源程序生成的乘法器。圖33乘法器 Diagram/Schematic File并添加模塊電路 II軟件里選擇File→New打開新建文件夾對話框，選擇Block Diagram/Schematic File，單擊OK，即建立了一個空的頂層模塊。，選擇Insert→Symbol,打開一個Symbol對話框,如圖34所示，選擇已有模塊，則可將其添加到頂層模塊中。將各模塊連接后，則可得系統(tǒng)的完整模塊圖。圖34 Symbol對話框 Waveform File，選擇File→New→Others打開對話框，選擇Vector Waveform File，新建波形文件。，設置仿真時間，Edit→End Time打開如圖35對話框。設置時鐘信號周期、占空比，在波形文件中單擊時鐘信號（clk），選擇Value→Clock，彈出如圖35所示對話框。圖35設置仿真時間早期的DDS系統(tǒng)使用分離的數字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構建的DDS電路有其自身無法克服的缺點，主要表現在電磁兼容和系統(tǒng)工作頻率上。后來出現的專用DDS芯片極大的推動了DDS技術的發(fā)展，但專用DDS芯片價格昂貴，且無法實現任意波形輸出。近來，CPLD及FPGA的發(fā)展為實現DDS提供了更好的技術手段。FPGA的應用不僅使得數字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現波形發(fā)生器的數字電路部分。用FPGA設計DDS電路比采用專用DDS芯片更為靈活。因為，只要改變FPGA中的ROM數據，DDS就可以產生任意波形，因而具有相當大的靈活性。相比之下FPGA的功能完全取決于設計需求，可以復雜也可以簡單，而且FPGA芯片還支持在系統(tǒng)現場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數系統(tǒng)的使用要求。另外，將DDS設計嵌入到FPGA芯片所構成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用FPGA來設計DDS系統(tǒng)具有很高的性價比。用FPGA可以非常方便的實現DDS系統(tǒng)的數字電路環(huán)節(jié)，且可現場編程進行電路的修改。本系統(tǒng)是在基于DDS技術的基礎上，產生3種信號波形，分別為正弦波、方波、鋸齒波。其中，正弦波采用查找表法產生其基本波形。方波以DDS相位累加器的溢出信號為輸入，計算得出其基本波形。鋸齒波以DDS相位累加器輸出信號的高8位為輸入，得到其基本波形。本系統(tǒng)通過輸入頻率控制字控制輸出波形的頻率實現調頻功能；通過改變乘法器的倍乘輸入數據，控制波形幅度的改變，實現調幅功能。本系統(tǒng)采用Altera公司生產的FPGA器件CycloneII系列芯片EP2C35F672C8，該芯片存儲器密度為33216個邏輯單元（LE），總的RAM空間為483840位，包括了1818位乘法器，105個M4K RAM塊，有16個全局時鐘網絡，內嵌4個鎖相環(huán)電路，最大用戶I/O引腳數為475個，并且支持多種不同的單端和高速差分I/O標準。本系統(tǒng)由FPGA芯片、鍵盤、數碼管、數模轉換以及低通濾波和后級放大電路組成。設計時分兩大部分進行，波形模塊和外圍電路模塊。其中DDS頻率合成模塊、波形產生模塊、調幅模塊為數字電路，由FPGA芯片實現。外圍電路模塊為模擬電路，主要完成輸出波形的低通濾波及增益放大功能。本系統(tǒng)主要實現數字電路部分的設計。系統(tǒng)的總體硬件結構如圖36所示。圖36系統(tǒng)硬件框圖 FPGA系統(tǒng)設計流程圖37 FPGA設計框圖FPGA實現的主要功能是：(1)保存頻率控制字，并構成相位累加器，用相位累加器輸出信號產生波形；(2)用內部存儲模塊構成存放正弦波數據的ROM數據表；(3)實現乘法器設計，幅度控制字輸入，用于波形的幅度調節(jié)。本系統(tǒng)可實現固定波形和任意波形的輸出。DDS模塊中的由一個32位的加法器和一個相位寄存器構成，加法器以頻率控制字K作為步長進行加法運算，和滿時清零，重新進行計算。相位累加器高8位作為地址進行ROM表查詢，本設計ROM表中存儲正弦數據，用于生成正弦波形，ROM表中也可存儲其它波形數據，生成任意波形。同時相位累加器高8位作為地址送入方波產生模塊，輸出方波。累加器高十位輸出同時送入鋸齒波發(fā)生模塊，生成鋸齒波和三角波模塊。本設計是在同步時鐘clk信號下協(xié)調工作的。 FPGA系統(tǒng)模塊設計系統(tǒng)模塊設計如圖38所示。圖38 FPGA設計模塊圖整個設計有一個頂層模塊設計，按照功能要求劃分為三個模塊，即DDS控制模塊、波形產生模塊、調幅模塊。函數信號的選擇模塊，主要是由用FPGA設計的DDS模塊控制的，其由加法器及相位寄存器構成的相位累加器和ROM數據表構成。系統(tǒng)整體原理圖如圖39所示。如圖39所示，系統(tǒng)共有多個輸入信號和1個輸出信號。5個輸入信號分別是時鐘信號、復位信號、頻率控制字、頻率鎖存信號、調幅信號，調幅模式選擇信號，波形選擇信號。1個輸出信號是最終波形的輸出，本系統(tǒng)實現信號波形輸出，方便調頻、調幅。輸入信號端口說明如下：clk：時鐘信號，為系統(tǒng)提供50MHZ的時鐘信號。rstn：復位信號，低電平有效。Fcw[31..0]：頻率控制字，控制輸出波形頻率，實現系統(tǒng)的調頻功能。LOAD：頻率鎖存信號，上升沿到來時刻，對頻率控制字進行鎖存后，將其送入DDS模塊，經相位累加，實現頻率合成。Set_fudu[2..0]：調幅信號，實現波形的幅度調節(jié)。此信號用3位二進制表示，當max位高電平的時候進行放大，相仿的情況下位縮小。輸出信號端口說明如下：DA1[9..0]：波形輸出。圖39系統(tǒng)整體原理圖4系統(tǒng)模塊設計及仿真該模塊主要功能是鎖存頻率控制字，LOAD信號上升沿到來時刻，鎖存頻率控制字，將頻率控制字送入DDS模塊，進行相位累加，實現頻率合成，確定輸出波形頻率。該模塊的結構