【文章內(nèi)容簡介】 位的有符號硬件乘法器。與由CLB實現(xiàn)的乘法器相比，全定制硬件乘法器結(jié)構(gòu)更緊湊、速度更高并且功耗低。硬件乘法器與Select RAM共享布線資源，在結(jié)構(gòu)上非常適合高速數(shù)據(jù)通路操作。利用這些硬件乘法器，能夠非常方便地在FPGA內(nèi)實現(xiàn)任意寬度的有符號、無符號乘法，還能快速地實現(xiàn)桶型移位、求模等操作。５、 數(shù)控時鐘管理模塊（DCM）VirtexII系列FPGA器件中有4～12個數(shù)控時鐘管理模塊（DCM）。它們分布在芯片的頂部和底部，具有強大的功能：（1） DCM內(nèi)部包括延遲鎖相環(huán)（DLL），DLL可以自動調(diào)整一個時鐘的延遲，因而可完全消除芯片引腳輸入時鐘與內(nèi)部全局時鐘的分布偏差；（2） DCM提供先進的多種時鐘控制，可控制時鐘進行、相移，可以進行倍頻，2，3，4，5，6，7，8，9，10，11，12，13，14，15，16的時鐘分頻。綜上所述，VirtexII系列FPGA具有強大的功能及靈活多樣的配置，這為硬件開發(fā)提供了堅實的基礎。3 基于FPGA的模擬器的實現(xiàn)在本章，我們將介紹用XILINX公司的VirtexII系列FPGA產(chǎn)品 XC2V1500 4 fg676實現(xiàn)我們的設計。 整體實現(xiàn) 設計要求利用百萬門級FPGA芯片結(jié)合高速DAC芯片，通過采用VHDL語言編程，實現(xiàn)多種信號模擬生成，主要功能包括：1）通用信號生成：例如正弦，并且實現(xiàn)AM,PM等多種調(diào)制方式；2）通用雷達信號生成：包括簡單調(diào)試脈沖、調(diào)頻脈沖串，巴克碼調(diào)制脈沖等多種正交雷達信號波形；3）能利用PCI接口實時實現(xiàn)參數(shù)預置和波形控制；4）在完成上述功能的基礎上，實現(xiàn)高斯白噪聲的Fpga生成，并疊加到信號中；5）將上述數(shù)字信號通過兩通道高速DAC恢復為模擬信號輸出。 硬件平臺通過對任務需求的分析，我們把子系統(tǒng)的功能集合分為三類，分別是：216。 仿真控制類：包括系統(tǒng)初始化，對輸入的指令進行解譯，系統(tǒng)狀態(tài)顯示等功能；216。 數(shù)據(jù)產(chǎn)生類：包括各種波形的產(chǎn)生；216。 數(shù)據(jù)播放類：將數(shù)據(jù)實時發(fā)送到DAC端口?；谝陨系囊螅覀冞x擇了由北京理工大學雷達研究所研制開發(fā)的PMC_2DAC_400M數(shù)據(jù)播放板完成上述功能。該板是一個標準PMC插板?？梢怨ぷ饔谌魏翁峁㏄MC接口的母板上，也可以脫離母板，單獨使用。圖31 PMC_2DAC_400M數(shù)據(jù)播放板該板的硬件系統(tǒng)框圖如下：圖32 PMC_2DAC_400M數(shù)據(jù)播放板結(jié)構(gòu)框圖252。 該板上有2片TI公司高速數(shù)據(jù)采集芯片，DAC芯片型號：DAC5675，轉(zhuǎn)換輸率：400Msps， DAC芯片轉(zhuǎn)換精度14bit，采用LVDS接口?？梢酝瓿蓪?shù)字信號恢復為模擬信號輸出的功能。252。 板上提供Xilinx公司VirtexⅡ系列 百萬門級FPGA ，可以對采集的數(shù)據(jù)進行相關(guān)處理；252。 內(nèi)外時鐘可選，內(nèi)外觸發(fā)可選，方便用戶操作；252。 使用高速PCI橋接芯片，可以將采集數(shù)據(jù)通過PCI總線，直接送給上位機；也可接收上位機傳來的命令，實現(xiàn)參數(shù)預置和控制；252。 對系統(tǒng)的要求：操作系統(tǒng)：Win2000、WinXP硬件要求：PIII500以上，內(nèi)存：256MB，硬盤20GB。 整體設計框圖由于要利用PCI接口實時實現(xiàn)參數(shù)預置和波形控制，所以在程序中包括上位機界面及操作，并實現(xiàn)上位機通過PCI總線向FPGA發(fā)出操作指令及參數(shù)設置。FPGA根據(jù)讀入的數(shù)據(jù)和控制信號生成相應的波形數(shù)據(jù)，通過D/A轉(zhuǎn)換成模擬信號，再通過濾波器送到示波器或頻譜儀進行顯示?；谝陨系目紤]，整個設計的整體結(jié)構(gòu)和實現(xiàn)框圖如下： 圖33 設計的整體實現(xiàn)圖34設計的結(jié)構(gòu)框圖 FPGA芯片本設計采用Xilinx公司的VirtexII系列的XC2V 1500 4 FG676芯片。它有1500萬門，1104kbits的RAM ,封裝采用FG676，即共有676個管腳，其中用戶I/O管腳392個。其特點如下：252。 集成開發(fā)環(huán)境ISE集成了語言輸入環(huán)境、綜合工具XST、布局布線工具，可以完成整個FPGA的開發(fā)過程。252。 預留了第三方仿真軟件結(jié)口，可以借助ModelSim進行功能仿真和布局布線后仿真。252。 集成了圖形化狀態(tài)機輸入輔助設計軟件（StateCAD），可以根據(jù)從圖形界面輸入狀態(tài)轉(zhuǎn)移圖自動生成相應的代碼，完成狀態(tài)機的設計。252。 IP核生成器（Core generator）提供了大量的設計模塊，方便用戶使用。252。 時鐘管理器（DCM：Digital Clock Manager）可以方便地進行時鐘的倍頻、移相。252。 HDL Bencher測試激勵文件的編輯器采用圖形化的輸入界面，使用較為方便，將生成的測試激勵波形存入*.tbw文件中，做完時間約束后的時間約束信息同時也存入此文件中，直接調(diào)用ModelSim即可進行時序仿真。 編程和仿真環(huán)境252。 在本設計中FPGA編程采用Xilinx公司最新高性能設計開發(fā)工具ISE（Integrated Software Environment）。用第三方設計工具ModelSim仿真來完成功能仿真和時序仿真。252。 。252。 用Visual C++。 FPGA各功能模塊實現(xiàn)FPGA部分的設計包括四個部分：接收、解析、分配上位機發(fā)送的指令，根據(jù)置入的參數(shù)產(chǎn)生相應的Chirp信號，產(chǎn)生高斯白噪聲信號，數(shù)據(jù)疊加并通過LVDS接口輸入。我們將分別介紹各模塊的具體實現(xiàn)。 控制接口PMC板通過3個接插件J1～J3實現(xiàn)64bit PCI接口，通過CPCI轉(zhuǎn)接板可以接收上位機傳來的數(shù)據(jù)。由于PCI總線是地址總線數(shù)據(jù)總線復用，所以需要用PCI接口模塊將復用的地址總線數(shù)據(jù)總線分開。PCI接口模塊選用QuickLogic的PCI接口芯片QL5064。調(diào)整后的時序傳給FPGA，實時完成控制命令及數(shù)據(jù)的傳輸和分配。 時序描述數(shù)據(jù)送到FPGA芯片輸入管腳的時序為圖35 輸入時序圖為產(chǎn)生相應的數(shù)據(jù)和地址和控制信號我采用如下圖所示的設計思路：圖36 內(nèi)部邏輯實現(xiàn)圖數(shù)據(jù)緩存一級，片選信號和地址緩存兩級，寫信號在時鐘上升沿和下降沿分別緩存一級。采用同步時鐘，板上撥碼異步復位所有寄存器。輸出的時序如下圖所示： 圖37 輸出時序圖 接口功能描述接口主要有32bit的數(shù)據(jù)線、5bit的地址線，片選信號、寫信號、復位信號和時鐘信號。符號名稱管腳性質(zhì)功能描述默認值DATA[31..0]數(shù)據(jù)線I寫入數(shù)據(jù)X”00000000”ADDR[4..0]地址線I寫入地址“00000”QL_WRL寫信號I寫使能1MS0片選信號I片選1RD讀信號I讀使能未用RST復位信號I將所有信號復位，低有效，接撥碼1CLK時鐘信號I75M同步時鐘，內(nèi)部專用時鐘管腳DATA[31..0]_PP數(shù)據(jù)線O寫入數(shù)據(jù)X”00000000”ADDR[4..0]_PP地址線O寫入地址“00000”QL_WRL_PP寫信號O寫使能，上升沿有效1MS0_PP片選信號O片選，低有效1RD_P讀信號O讀使能1表31 控制模塊接口描述 仿真結(jié)果圖38 控制接口輸出時序仿真控制接口的時序如上圖所示，仿真時序和預期得到的時序一致，證明設計的邏輯正確。 寄存器描述在該設計中包含了很多需要上位機置入的參數(shù)，為了便于上位機的操作和下位機的數(shù)據(jù)分配，我們要給各參數(shù)分配不同的地址。上位機向這些地址中寫入相應的數(shù)據(jù)，下位機從QL5064讀入這些地址和數(shù)據(jù)并通過該模塊分配給各參數(shù)寄存器。地址ADDR[4..0]數(shù)據(jù)DATA[31..0]初始值00000控制調(diào)頻斜率W[31..0]00000000h00010控制起始頻率K[31..0]00000000h00100低12bit控制初始相位P[11..0],高20bit忽略000h00110低8bit控制幅度A[7..0] ,高24bit忽略00h01000低14bit控制脈寬T[13..0] ,高18bit忽略001010最低位控制updata模塊計數(shù)器使能，高31bit忽略0b01100最低位控制內(nèi)部復位信號reset,高31bit忽略1b01110低兩位控制模式選擇moshi[1..0],高30bit忽略00b10000低8bit控制噪聲幅度amp_noise[7..0] ,高24bit忽略00h10010最低位控制noise_en噪色發(fā)生器使能，高31bit忽略0b10100低兩位控制四