【正文】 完成了基于查找表的高斯白噪聲信號的FPGA程序，并疊加到信號中去，但是性能指標(biāo)還有待進一步驗證。（Selected Device : 2v1500fg6764）表51 Device utilization summaryNumber of Slices1278 out of 768016%Number of Slice Flip Flops 2024 out of 1536013%Number of 4 input LUTs1329 out of 153608%Number of bonded IOBs77 out of 39219%Number of BRAMs12 out of 4825%Number of MULT18X18s11 out of 4822%Number of GCLKs4 out of 1625%Number of DCMs1 out of 812%表52 Timing Summary （Speed Grade: 4）Minimum periodMaximum Frequency: Minimum input arrival time before clockMaximum output required time after clockMaximum binational path delay結(jié) 論本文主要完成了以下幾個內(nèi)容：１、 學(xué)習(xí)了直接數(shù)字合成技術(shù)、線性調(diào)頻信號和高斯白噪聲信號產(chǎn)生的相關(guān)原理。 FPGA產(chǎn)生的報告表51是回波模擬器用FPGA實現(xiàn)后的資源利用率報告，表52是時序報告。圖513 上位機設(shè)置脈沖調(diào)頻波圖514 脈寬5um的脈沖調(diào)頻波 復(fù)位點復(fù)位按鈕，則將程序內(nèi)所有寄存器都清零，沒有輸出波形，需重新設(shè)置參數(shù)。 ，脈寬為50um，四相調(diào)制 圖510 上位機設(shè)置調(diào)相脈沖波圖511 QPSK脈沖波（90度）圖512 QPSK脈沖波（180度）252。圖56 上位機設(shè)置脈沖正弦波圖57 脈寬為10um的調(diào)頻脈沖正弦波252。 添加噪聲的連續(xù)正弦波圖54 上位機設(shè)置添加噪聲的連續(xù)正弦波圖55 添加噪聲的連續(xù)正弦波252。 頻率為1M的連續(xù)正弦波，調(diào)幅，幅度為500mV。以下給出五個實例及相應(yīng)的波形。 初始波形程序內(nèi)初始產(chǎn)生的波形為連續(xù)的正弦波，頻率控制字為x“00800000”，幅度控制字為x“FFF”，不添加噪聲，正交輸出，產(chǎn)生的正/余弦波頻率為100kHz ，幅度為滿幅950mV ，上為正弦輸出，下為余弦輸出?！?LED2：接內(nèi)部DCM時鐘鎖定管腳，DCM鎖定燈亮，沒有鎖定燈滅。 程序加載成功后，檢查板上2個LED的亮滅情況：★ LED1：接板上復(fù)位撥碼開關(guān)，撥碼置‘1’燈亮，撥碼置‘0’燈滅。點開始按鈕，將參數(shù)置入FPGA產(chǎn)生波形；點復(fù)位按鈕，可以清除波形；點關(guān)閉按鈕，關(guān)閉界面，結(jié)束仿真。如果顯示“The board has been initiated sucessfully. ”，則初始化成功，可以進行相應(yīng)的設(shè)置。 操作流程圖通過上位機可以實時地控制下位機的操作，實現(xiàn)波形的選擇、參數(shù)的置入、復(fù)位等功能。 四相調(diào)制：可以選擇是否四相調(diào)制；252。 模式選擇：可以選擇連續(xù)波或脈沖波，可以選擇添加或不添加噪聲；252。程序主要包括CPCI母板的初始化，參數(shù)寄存器的設(shè)置，對話框的創(chuàng)建，對話框中各控件的安排及響應(yīng)的消息函數(shù)等。LVDS信號可以實現(xiàn)低噪聲和低功耗。這樣的設(shè)計在內(nèi)部時鐘較慢，可以保證復(fù)雜設(shè)計的性能和精度，而只在接口來實現(xiàn)高速設(shè)計。輸入時鐘為輸出時鐘的四分頻，即如果內(nèi)部為100M的時鐘，則輸出接口端為400M。圖320 高斯白噪聲的MATLAB仿真 數(shù)據(jù)輸出模塊 輸出框圖輸出模塊，本設(shè)計采用如下圖所示的MUX接口，將4路正/余弦信號組合成一路信號輸出。其中均勻隨機數(shù)發(fā)生器，用我們上面討論的線性移位寄存器來實現(xiàn)；正/余弦發(fā)生器由FPGA內(nèi)部的正/余弦查找表來實現(xiàn)；對數(shù)發(fā)生器和方根發(fā)生器由FPGA內(nèi)部的CODIC來實現(xiàn)；乘法器由FPGA內(nèi)部的硬件乘法器來實現(xiàn)。均勻隨機數(shù)方生器Ⅱ的輸出R2首先與相乘，乘法結(jié)果經(jīng)正/余弦發(fā)生器后得到一對三角運算結(jié)果：。因此，盡管用查找表法合成隨機數(shù)有簡單、修改方便等優(yōu)點，在工程應(yīng)用上仍然有很大的局限性。以深度為64K的ROM為例，如數(shù)據(jù)字長為16位，則需要的ROM存儲容量為641610242=2Mbit用內(nèi)部帶有如此大存儲空間（ROM）的FPGA去實現(xiàn)隨機數(shù)發(fā)生器是不經(jīng)濟的。（10進制）MEMORY_INITIALIZATION_VECTOR=2,10,0……。用產(chǎn)生的12bit隨機數(shù)作為ROM的尋址地址，則輸出就為高斯白噪聲。252。我們從兩組均勻隨機數(shù)列的輸出結(jié)果中分別截取連續(xù)的12bit數(shù)據(jù)作為一個ROM表的尋址地址。經(jīng)過多方考慮，我們選定了兩組素多項式：和。 偽隨機序列地址的產(chǎn)生本設(shè)計采用FPGA自帶的LFSR（Linear Feedback Shift Register）核來產(chǎn)生兩個獨立的均勻分布隨機序列r1和r2。這種方法的基本思想是以偽隨機序列作為一個ROM表的尋址地址，ROM表中的數(shù)據(jù)是高斯白噪聲的一次實現(xiàn)，從ROM表讀出的數(shù)據(jù)經(jīng)DAC轉(zhuǎn)換成高斯白噪聲模擬信號。 設(shè)計線性調(diào)頻信號（1） 給定輸出頻率，由，得到頻率控制字（2） 給定脈寬，由，可得脈寬計數(shù)器值為（3） 給定帶寬，由，可得調(diào)頻斜率控制字 產(chǎn)生高斯白噪聲信號雷達(dá)噪聲模擬是指雷達(dá)接收機熱噪聲的模擬，實測結(jié)果和理論分析都證實雷達(dá)接收機的熱噪聲功率譜呈白色，且幅度分布接近于高斯分布。252。在該設(shè)計中，使用內(nèi)部時鐘分頻提供50M，頻率控制字長N=32bit。 輸出信號的起始頻率是，輸出信號的調(diào)頻斜率是，其中是時鐘頻率。 仿真結(jié)果圖315 updata和wclr仿真結(jié)果 當(dāng)模式選擇“01”時，在upen的作用下，工作區(qū)置入信號updata和工作區(qū)清零信號wclr時序如上圖所示。252。252。252。 工作區(qū)清零WCLR 功能實現(xiàn)252。 脈寬T[13..0]252。 初始相位P[11..0]252。 調(diào)頻斜率W[31..0]252。 模塊接口定義圖312 Chirp模塊 模塊實現(xiàn)框圖UPDATA模塊和WCLR模塊均為計數(shù)器模塊，根據(jù)置入的脈寬和PRT值，分別計數(shù)，并產(chǎn)生相應(yīng)的脈沖信號，控制數(shù)據(jù)的讀入和清零。正弦輸出 線性調(diào)頻脈沖串產(chǎn)生模塊該模塊在DDCS模塊的基礎(chǔ)上，添加了參數(shù)置入模塊UPDATA和工作區(qū)清零模塊WCLR。 12bit相位分別加上相位偏移0,K/4,K/2,3K/4，分別查4個相同的正弦表，得到4個同頻率的CHIP正弦信號。 將調(diào)頻斜率W累加、初始頻率K累加，再加上初始相位P、四相調(diào)制相位后進行相位截斷。Wclr為‘0’時，將工作區(qū)清零。 在觸發(fā)脈沖updata（正脈沖）到來后，在時鐘上升沿根據(jù)預(yù)置地參數(shù)，將緩沖區(qū)參數(shù)置入工作區(qū)。rst為‘0’，將緩沖區(qū)復(fù)位。 四相調(diào)制控制Pchoice[1..0] 功能實現(xiàn)216。 初始相位P[11..0]216。 調(diào)頻斜率W[31..0]216。 需要注意的是，4個正/余弦表的頻率控制字都為K，輸出信號的頻率一樣，為了在后序的設(shè)計中組合成一個完整的正/余弦，在輸入的相位信息上需分別疊加0、K/2K/3K/4。地址ADDR[4..0]數(shù)據(jù)DATA[31..0]初始值00000控制調(diào)頻斜率W[31..0]00000000h00010控制起始頻率K[31..0]00000000h00100低12bit控制初始相位P[11..0],高20bit忽略000h00110低8bit控制幅度A[7..0] ,高24bit忽略00h01000低14bit控制脈寬T[13..0] ,高18bit忽略001010最低位控制updata模塊計數(shù)器使能，高31bit忽略0b01100最低位控制內(nèi)部復(fù)位信號reset,高31bit忽略1b01110低兩位控制模式選擇moshi[1..0],高30bit忽略00b10000低8bit控制噪聲幅度amp_noise[7..0] ,高24bit忽略00h10010最低位控制noise_en噪色發(fā)生器使能，高31bit忽略0b10100低兩位控制四相選擇Pchoice[1..0],高30bit忽略00b表32