基于fpga的信號發(fā)生器的設(shè)計(參考版)
2025-06-25 01:10本頁面
【正文】 endmoduleFPGA 的信號發(fā)生器設(shè)計論文 33 。always (posedge clk)beginQ1=Q1+1。wire[7:0]dout。input clk。我還要深深的感謝支持和鼓勵我的家人，是他們默默的付出，使我能夠無牽掛的學習，我只有更加努力的學習與工作，才能回報他們的關(guān)愛。在學業(yè)即將完成之際，謹向各位恩師表示我最衷心的感謝！除此以外，還要感謝各位同學的熱情幫助和鼓勵，四年的學習生活，我們結(jié)下了深厚的友誼?；?FPGA 的信號發(fā)生器設(shè)計論文 25 參考文獻[1]潘松，黃繼業(yè). EDA 技術(shù)實用教程（第二版）. 北京科學出版社. [2]億特科技. CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計與產(chǎn)品開發(fā). 人民郵電出版社. [3]李輝. PLD 與數(shù)字系統(tǒng)設(shè)計. 西安電子科技大學出版社. [4]王志鵬，付麗琴. 可編程邏輯器件開發(fā)技術(shù) MAX+PLUS [5]王道先. VHDL 電路設(shè)計技術(shù). 北京國防工業(yè)出版社. [6] 趙不賄. 在系統(tǒng)可編程器件與開發(fā)技術(shù). 機械工業(yè)出版社. [7] 曾繁泰. EDA 工程的理論與實踐. 電子工業(yè)出版社. [8] 尹佳喜，尹 仕. 基于 CPLD 的三相多波形函數(shù)發(fā)生器設(shè)計[9] 高淼. 基于 FPGA 的自治型 SPWM 波形發(fā)生器的設(shè)計[10] 李剛強. FPGA 設(shè)計中關(guān)鍵問題的研究 基于 FPGA 的信號發(fā)生器設(shè)計論文 26 致 謝本文是在我的指導老師陳曉靜講師的悉心指導下完成的，從論文的選題到最后的定稿都凝聚著陳老師的心血。作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術(shù)的道路上不斷鉆研、開拓進取。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應(yīng)當反映實際意義，縮進格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調(diào)試，也有利于程序的重復使用。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。利用 EDA 設(shè)計軟件輔助設(shè)計，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計及上市周期，既減輕了設(shè)計工作量又滿足了商業(yè)利益的需求。面對電子技術(shù)日新月異的發(fā)展，利用 EDA 手段進行設(shè)計已成為不可阻擋的趨勢。 ⑸、軟件設(shè)計。硬件設(shè)計主要是指畫硬件電路，在這里要用到一個畫圖軟件 Protel。制作信號發(fā)生器的方法有很多，本課題要用到 FPGA 技術(shù)，所以選擇的是 Altera 公司的 EP1C12 系列 ⑶、復習所要用到的硬件知識。在這個過程中我經(jīng)常到圖書館查閱單片機以及位移測量的相關(guān)資料，同時我也經(jīng)常上網(wǎng)搜索這方面的資料，知識總是在不斷積累的過程中了解和掌握的。 相應(yīng)波形的仿真結(jié)果如下圖所示1，正弦波仿真波形圖如下圖所示 FRCT：相位控制端；CLK：時鐘輸入；SINOUT：正弦波輸出；VSIN：正弦波地址寄存器；2，方波仿真波形圖如下圖所示CLK：時鐘輸入；FRCT：相位控制端；SQUOUT：方波輸出；3，三角波仿真波形圖如下圖所示CLK：時鐘輸入；基于 FPGA 的信號發(fā)生器設(shè)計論文 21 FRCT：相位控制端；TRIOUT：三角波輸出：4，鋸齒波仿真波形圖如下所示5，直流仿真波形如下圖所示 基于 FPGA 的信號發(fā)生器設(shè)計論文 22 開始頻率按下控制否 調(diào)用頻率控制模塊返回 讀入按鍵數(shù)值按鍵控制NY 頻率控制模塊流程圖基于 FPGA 的信號發(fā)生器設(shè)計論文 23 開始波形選擇控制進行波形的調(diào)用確認鍵調(diào)用波形選擇程序返回NNN 選擇波形電路設(shè)計流程圖 系統(tǒng)源程序系統(tǒng)程序見附錄 3。5 系統(tǒng)軟件設(shè)計軟件設(shè)計概述：本設(shè)計使用的軟件主要是 ModelSim SE 和 Quartus II 兩個軟件，用 Quartus II 主要是用來程序仿真 ﹑畫頂層原理圖和生成子基于 FPGA 的信號發(fā)生器設(shè)計論文 20 模塊圖。電壓放大部分采用的是比例運算放大器，因為為了方便調(diào)節(jié)放大倍數(shù)，因此采用了一個滑動變阻器，可以看出，電壓放大倍數(shù)可在 0 到 10 倍之間。 此次設(shè)計采用集成運放********，因為電路板供電電源為+5V，若采用傳統(tǒng)的集成運放，則供電電壓為+15V 和15V ，這樣需要另外外加電源，這樣會增加電路板的難度，因此采用了+5V 和 0V 的供電電壓，這樣就使得電路板變得簡單。 放大電路模塊 從 DAC0832 輸出的模擬電壓量因為無法提供足夠的功率給供電模塊，因此需要加一定的外設(shè)來提供足夠的功率。本次設(shè)計選用 DAC0832作為 D/A 轉(zhuǎn)換芯片，可以實現(xiàn)將數(shù)字信號轉(zhuǎn)換為模擬信號，達到設(shè)計要求。 系統(tǒng)硬件框圖 FPGA 存儲數(shù)據(jù)及DDS 實現(xiàn) DAC 數(shù)字波形轉(zhuǎn)換得到模擬波形 信號調(diào)理，濾波波形信息波形數(shù)據(jù)波形輸出 系統(tǒng)硬件圖 主要組成電路分析 本系統(tǒng)設(shè)計目標主要包括兩個模塊：FPGA 模塊，DAC 數(shù)模轉(zhuǎn)換模塊。低通濾波器用濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。用相位累加器輸出的數(shù)據(jù)作為波形存儲器(ROM)的相位取樣地址，這樣就把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)過查表查出，完成相位道幅值轉(zhuǎn)換。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。每來一個時鐘脈沖 fs,加法器將頻率控制字 K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送給累加寄存器的數(shù)據(jù)輸出端。DDS 的結(jié)構(gòu)很多種，其基本的電路原理可用下圖來表示。晶片振動時因摩擦而造成的損耗用 R 來等效，它的數(shù)值約為 100Ω。一般 L 的值為幾十 mH 到幾百 mH。 晶振等效電路如下：基于 FPGA 的信號發(fā)生器設(shè)計論文 16 當晶體不振動時，可把它看成一個平板電容器稱為靜 電電容 C0，它的大小與晶片的幾何尺寸、電極面積有關(guān)，一般約幾個 PF 到幾十 PF。高級的精度更高。晶振用一種能把電能和機械能相互轉(zhuǎn)化的晶體在共振的狀態(tài)下工作，以提供穩(wěn)定，精確的單頻振蕩。本課題的電路圖如圖所示的 10 針插座，其每個插針的信號定義見表 開發(fā)板上的 JTAG 調(diào)試插座基于 FPGA 的信號發(fā)生器設(shè)計論文 15 JTAG 插座信號定義 注： ‘/’表示該插針沒有任何信號。 Rfb:反饋信號輸入線,芯片內(nèi)部有反饋電阻. Vcc:電源輸入線 (+5v~+15v) Vref:基準電壓輸入線 (10v~+10v) AGND:模擬地,摸擬信
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